PL232335B1 - Arbiter - Google Patents

Description

Opis wynalazku

Przedmiotem wynalazku jest arbiter stosowany zwłaszcza do detekcji pierwszeństwa zjawisk metastabilnościowych.

Znany jest z opisu patentowego PL 224 925 B1, arbiter zawierający dwa przerzutniki. Pierwsze wejście arbitra jest dołączone jednocześnie do wejścia danych pierwszego przerzutnika i wejścia zegarowego drugiego przerzutnika. Drugie wejście arbitra jest dołączone jednocześnie do wejścia danych drugiego przerzutnika i do wejścia zegarowego pierwszego przerzutnika. Wejścia wymuszające przerzutników są dołączone do wejścia sterującego arbitra. Wyjścia przerzutników są wyjściami arbitra.

Z tego samego patentu znany jest w technice arbiter, w którym wyjścia przerzutników połączone są z wyjściami arbitra poprzez filtr metastabilności, który zawiera przynajmniej jeden przerzutnik.

Z tego samego patentu znany jest w technice arbiter, w którym wyjścia przerzutników połączone są z wyjściami arbitra poprzez układ korekcji losowości, który zawiera przynajmniej jeden przerzutnik.

Z tego samego patentu znany jest w technice arbiter, w którym wyjścia przerzutników połączone są z wyjściami arbitra poprzez filtr metastabilności, a wyjścia filtru metastabilności połączone są z wyjściami arbitra poprzez układ korekcji losowości. Zarówno filtr metastabilności, jak i układ korekcji losowości zawierają przynajmniej jeden przerzutnik.

Celem wynalazku jest możliwość dopasowywania pierwszego stopnia arbitra do układu dołączanego do wejść arbitra, wzajemne dopasowywanie kolejnych stopni arbitra względem siebie oraz jednocześnie możliwość dopasowywania pierwszego stopnia arbitra do układu dołączanego do wejść arbitra i wzajemne dopasowywanie kolejnych stopni arbitra względem siebie.

Istota układu według wynalazku polega na tym, że w arbitrze przynajmniej jeden przerzutnik jest przerzutnikiem z regulowaną szybkością. Arbiter ma układ sterowania szybkością, którego wyjścia ma dołączone do wejść regulacji szybkości przerzutników z regulowaną szybkością. Przerzutnik z regulowaną szybkością stanowi przynajmniej jeden układ napięciowy, którego obwód zasilający dołączony jest do wejścia regulacji szybkości przerzutnika. Przerzutnik z regulowaną szybkością stanowi przynajmniej jeden układ prądowy z regulowanym źródłem prądowym, które dołączone jest do wejścia regulacji szybkości przerzutnika.

Wynalazek umożliwia regulację szybkości przerzutników arbitra, dzięki czemu umożliwia dopasowywanie pierwszego stopnia arbitra do układu dołączanego do wejść arbitra, umożliwia wzajemne dopasowywanie kolejnych stopni arbitra pod względem szybkości oraz umożliwia jednoczesne dopasowywanie kolejnych stopni arbitra względem siebie i pierwszego stopnia arbitra do układu dołączanego do wejść arbitra.

Przedmiot wynalazku jest przedstawiony w przykładzie wykonania na rysunku, na którym fig. 1 przedstawia schemat blokowy arbitra jednostopniowego, fig. 2 przedstawia schemat blokowy arbitra z filtrem metastabilności, fig. 3 przedstawia schemat blokowy arbitra z układem korekcji losowości, fig. 4 przedstawia schemat blokowy arbitra z filtrem metastabilności i układem korekcji losowości, fig. 5 przedstawia schemat blokowy napięciowego przerzutnika z regulowaną szybkością, a fig. 6 schemat blokowy prądowego przerzutnika z regulowaną szybkością.

Arbiter przedstawiony na fig. 1 zawiera dwa przerzutniki z regulowaną szybkością w postaci przerzutników typu „D” PRS1 i PRS2, każdy o jednym wejściu danych D1 i D2, jednym wyjściu danych Q1 i Q2, jednym wejściu zegarowym C1 i C2, jednym asynchronicznym wejściu zerującym R1 i R2 oraz jednym wejściu regulacji szybkości RS1 i RS2. Pierwsze wejście I1 arbitra A jest dołączone jednocześnie do wejścia danych D1 pierwszego przerzutnika z regulowaną szybkością PRS1 i do wejścia zegarowego C2 drugiego przerzutnika z regulowaną szybkością PRS2, a drugie wejście I2 arbitra A jest dołączone jednocześnie do wejścia danych D2 drugiego przerzutnika z regulowaną szybkością P2 i do wejścia zegarowego C1 pierwszego przerzutnika z regulowaną szybkością P1. Wyjścia przerzutników z regulowaną szybkością Q1 i Q2 dołączone są do wyjść arbitra O1 i O2. Wejście sterujące arbitra WA dołączone jest do asynchronicznych wejść zerujących R1 i R2 obydwu przerzutników z regulowaną szybkością PRS1 i PRS2. Arbiter A zawiera także układ sterowania szybkością USS, którego wyjście SS dołączone jest jednocześnie do wejść regulacji szybkości RS1 i RS2 obydwu przerzutników z regulowaną szybkością PRS1 i PRS2.

Regulacja szybkości przerzutników PRS1 i PRS2, które stanowią pierwszy stopień arbitra pozwala na dopasowywanie arbitra względem układu dołączanego do jego wejść I1 i I2. Regulacja taka

PL 232 335 B1 pozwala na minimalizację szkodliwego wpływu różnych czynników - na przykład czynników środowiskowych, typu temperatura czy napięcie zasilania, lub ataków aktywnych, typu side-channel, mających na celu zaburzenie prawidłowej pracy układu.

Arbiter przedstawiony na fig. 2 zawiera dwa przerzutniki z regulowaną szybkością w postaci przerzutników typu „D” PRS1 i PRS2, każdy o jednym wejściu danych D1 i D2, jednym wyjściu danych Q1 i Q2, jednym wejściu zegarowym C1 i C2, jednym asynchronicznym wejściu zerującym R1 i R2 oraz jednym wejściu regulacji szybkości RS1 i RS2. Do wejść danych D1 i D2 i do wejść zegarowych C1 i C2 dołączone są układy opóźniające OP1, OP2, OP3, OP4, tak że do wejścia danych D1 pierwszego przerzutnika z regulowaną szybkością PRS1 dołączone jest wyjście pierwszego układu opóźniającego OP1, do wejścia zegarowego C1 pierwszego przerzutnika z regulowaną szybkością PRS1 dołączone jest wyjście drugiego układu opóźniającego OP2, do wejścia danych D2 drugiego przerzutnika z regulowaną szybkością PRS2 dołączone jest wyjście trzeciego układu opóźniającego OP3, a do wejścia zegarowego C2 drugiego przerzutnika z regulowaną szybkością PRS2 dołączone jest wyjście czwartego układu opóźniającego OP4. Pierwsze wejście I1 arbitra A jest dołączone jednocześnie do wejścia pierwszego układu opóźniającego OP1 i do wejścia czwartego układu opóźniającego OP4, a drugie wejście ]2 arbitra A jest dołączone jednocześnie do wejścia drugiego układu opóźniającego OP2 i do wejścia trzeciego układu opóźniającego OP3. Wejście sterujące arbitra WA dołączone jest do asynchronicznych wejść zerujących R1 i R2 obydwu przerzutników z regulowaną szybkością PRS1 i PRS2. Arbiter A zawiera także układ sterowania szybkością USS, którego pierwsze wyjście SA dołączone jest jednocześnie do wejść regulacji szybkości RS1 i RS2 obydwu przerzutników z regulowaną szybkością PRS1 i PRS2. Wyjścia przerzutników Q1 i Q2 dołączone są do wejść FI1 i FI2 filtru metastabilności FM, a wyjścia FO1 i FO2 filtru metastabilności FM dołączone są do wyjść arbitra O1 i O2. Filtr metastabilności FM zawiera dwa przerzutniki z regulowaną szybkością w postaci przerzutników typu „D” PRS3 i PRS4, każdy o jednym wejściu danych D3 i D4, jednym wyjściu danych Q3 i Q4, jednym wejściu zegarowym C3 i C4 oraz jednym wejściu regulacji szybkości RS3 i RS4. Wejścia danych tych przerzutników z regulowaną szybkością D3 i D4 dołączone są do wejść filtru metastabilności FI1 i FI2, a wyjścia danych przerzutników z regulowaną szybkością Q3 i Q4 dołączone są do wyjść filtru metastabilności FO1 i FO2. Wejścia zegarowe przerzutników C3 i C4 dołączone są do drugiego wejścia sterującego WF arbitra A, natomiast obydwa wejścia regulacji szybkości RS3 i RS4 obydwu przerzutników z regulowaną szybkością PRS3 i PRS4 filtru metastabilności FM dołączone są do drugiego wyjścia SB układu sterowania szybkością USS.

Układy opóźniające OP1, OP2, OP3 i OP4, wraz z dołączonymi do nich przerzutnikami z regulowaną szybkością PRS1 i PRS2 stanowią pierwszy stopień arbitra, a filtr metastabilności FM stanowi drugi stopień arbitra. Szybkość pierwszego stopnia arbitra jest sterowana poprzez pierwsze wyjście SA układu sterowania szybkością USS, a drugi stopień arbitra poprzez drugie wyjście SB układu sterowania szybkością USS. Regulacja szybkości pierwszego stopnia arbitra pozwala na dopasowywanie arbitra względem układu dołączanego do jego wejść I1 i J2, a regulacja drugiego stopnia pozwala na dopasowywanie tego stopnia pod względem szybkości w stosunku do pierwszego stopnia. Regulacja taka pozwala na minimalizację szkodliwego wpływu różnych czynników - na przykład czynników środowiskowych, typu temperatura czy napięcie zasilania, lub ataków aktywnych, typu side-channel, mających na celu zaburzenie prawidłowej pracy układu.

Arbiter przedstawiony na fig. 3 zawiera dwa przerzutniki z regulowaną szybkością w postaci przerzutników typu „D” PRS1 i PRS2, każdy o jednym wejściu danych D1 i D2, jednym wyjściu danych Q1 i Q2, jednym wejściu zegarowym C1 i C2, jednym asynchronicznym wejściu zerującym R1 i R2 oraz jednym wejściu regulacji szybkości RS1 i RS2. Do wejść danych D1 i D2 i do wejść zegarowych C1 i C2 dołączone są układy opóźniające OP1, OP2, OP3, OP4, tak że do wejścia danych D1 pierwszego przerzutnika z regulowaną szybkością PRS1 dołączone jest wyjście pierwszego układu opóźniającego OP1, do wejścia zegarowego C1 pierwszego przerzutnika z regulowaną szybkością PRS1 dołączone jest wyjście drugiego układu opóźniającego OP2, do wejścia danych D2 drugiego przerzutnika z regulowaną szybkością PRS2 dołączone jest wyjście trzeciego układu opóźniającego OP3, a do wejścia zegarowego C2 drugiego przerzutnika z regulowaną szybkością PRS2 dołączone jest wyjście czwartego układu opóźniającego OP4. Pierwsze wejście I1 arbitra A jest dołączone jednocześnie do wejścia pierwszego układu opóźniającego OP1 i do wejścia czwartego układu opóźniającego OP4, a drugie wejście J2 arbitra A jest dołączone jednocześnie do wejścia drugiego układu opóźniającego OP2 i do wejścia trzeciego układu opóźniającego OP3. Wejście sterujące arbitra WA dołączone jest do asynchronicznych wejść zerujących R1 i R2 obydwu przerzutników z regulowaną

PL 232 335 B1 szybkością PRS1 i PRS2. Arbiter A zawiera także układ sterowania szybkością USS, którego wyjście SA dołączone jest jednocześnie do wejść regulacji szybkości RS1 i RS2 obydwu przerzutników z regulowaną szybkością PRS1 i PRS2. Wyjścia przerzutników Q1 i Q2 dołączone są do wejść UI1 i UI2 układu korekcji losowości UKL. Układ korekcji losowości UKL zawiera przerzutnik w postaci przerzutnika typu „JK” JK oraz detektor parzystości XOR w postaci bramki „exclusive-or”. Przerzutnik JK posiada dwa wejścia danych J i K, wyjście danych JKQ oraz wejście zegarowe JKC. Detektor parzystości XOR posiada dwa wejścia i jedno wyjście. Wejścia danych przerzutnika J i K dołączone są do wejść UI1 i UI2 układu korekcji losowości UKL, a wyjście danych przerzutnika JKQ dołączone jest do pierwszego wyjścia UO1 układu korekcji losowości UKL. Wejścia detektora parzystości XOR dołączone są do wejść UI1 i UI2 układu korekcji losowości UKL, a wyjście detektora parzystości XOR dołączone jest do drugiego wyjścia UO2 układu korekcji losowości UKL. Wejście zegarowe przerzutnika JKC dołączone jest do drugiego wejścia sterującego WU arbitra A. Wyjścia UO1 i UO2 układu korekcji losowości UKL dołączone są do wyjść arbitra O1 i O2.

Układy opóźniające OP1, OP2, OP3 i OP4, wraz z dołączonymi do nich przerzutnikami z regulowaną szybkością PRS1 i PRS2 stanowią pierwszy stopień arbitra, a układ korekcji losowości UKL stanowi drugi stopień arbitra. Szybkość pierwszego stopnia arbitra jest sterowana poprzez wyjście SA układu sterowania szybkością USS. Regulacja szybkości pozwala na dopasowywanie arbitra względem układu dołączanego do jego wejść H i I2 oraz względem drugiego stopnia arbitra. Regulacja taka pozwala na minimalizację szkodliwego wpływu różnych czynników - na przykład czynników środowiskowych, typu temperatura czy napięcie zasilania, lub ataków aktywnych, typu side-channel, mających na celu zaburzenie prawidłowej pracy układu.

Arbiter przedstawiony na fig. 4 zawiera dwa przerzutniki z regulowaną szybkością w postaci przerzutników typu „D” PRS1 i PRS2, każdy o jednym wejściu danych D1 i D2, jednym wyjściu danych Q1 i Q2, jednym wejściu zegarowym C1 i C2, jednym asynchronicznym wejściu zerującym R1 i R2 oraz jednym wejściu regulacji szybkości RS1 i RS2. Do wejść danych D1 i D2 i do wejść zegarowych C1 i C2 dołączone są układy opóźniające OP1, OP2, OP3, OP4, tak że do wejścia danych D1 pierwszego przerzutnika z regulowaną szybkością PRS1 dołączone jest wyjście pierwszego układu opóźniającego OP1, do wejścia zegarowego C1 pierwszego przerzutnika z regulowaną szybkością PRS1 dołączone jest wyjście drugiego układu opóźniającego OP2, do wejścia danych D2 drugiego przerzutnika z regulowaną szybkością PRS2 dołączone jest wyjście trzeciego układu opóźniającego OP3, a do wejścia zegarowego C2 drugiego przerzutnika z regulowaną szybkością PRS2 dołączone jest wyjście czwartego układu opóźniającego OP4. Pierwsze wejście I1 arbitra A jest dołączone jednocześnie do wejścia pierwszego układu opóźniającego OP1 i do wejścia czwartego układu opóźniającego OP4, a drugie wejście J2 arbitra A jest dołączone jednocześnie do wejścia drugiego układu opóźniającego OP2 i do wejścia trzeciego układu opóźniającego OP3. Wejście sterujące arbitra WA dołączone jest do asynchronicznych wejść zerujących R1 i R2 obydwu przerzutników z regulowaną szybkością PRS1 i PRS2. Arbiter A zawiera także układ sterowania szybkością USS, którego pierwsze wyjście SA dołączone jest jednocześnie do wejść regulacji szybkości RS1 i RS2 obydwu przerzutników z regulowaną szybkością PRS1 i PRS2. Wyjścia przerzutników Q1 i Q2 dołączone są do wejść FI1 i FI2 filtru metastabilności FM, a wyjścia FO1 i FO2 filtru metastabilności FM dołączone są do wejść UI1 i UI2 układu korekcji losowości UKL. Filtr metastabilności FM zawiera dwa przerzutniki z regulowaną szybkością w postaci przerzutników typu „D” PRS3 i PRS4, każdy o jednym wejściu danych D3 i D4, jednym wyjściu danych Q3 i Q4, jednym wejściu zegarowym C3 i C4 oraz jednym wejściu regulacji szybkości RS3 i RS4. Wejścia danych tych przerzutników z regulowaną szybkością D3 i D4 dołączone są do wejść filtru metastabilności FI1 i FI2, a wyjścia danych przerzutników z regulowaną szybkością Q3 i Q4 dołączone są do wyjść filtru metastabilności FO1 i FO2. Wejścia zegarowe przerzutników C3 i C4 dołączone są do drugiego wejścia sterującego WF arbitra A, natomiast obydwa wejścia regulacji szybkości RS3 i RS4 obydwu przerzutników z regulowaną szybkością PRS3 i PRS4 filtru metastabilności FM dołączone są do drugiego wyjścia SB układu sterowania szybkością USS. Układ korekcji losowości UKL zawiera przerzutnik w postaci przerzutnika typu „JK” JK oraz detektor parzystości XOR w postaci bramki „exclusive-or”. Przerzutnik JK posiada dwa wejścia danych J i K, wyjście danych JKQ oraz wejście zegarowe JKC. Detektor parzystości XOR posiada dwa wejścia i jedno wyjście. Wejścia danych przerzutnika J i K dołączone są do wejść UI1 i UI2 układu korekcji losowości UKL, a wyjście danych przerzutnika JKQ dołączone jest do pierwszego wyjścia UO1 układu korekcji losowości UKL. Wejścia detektora parzystości XOR dołączone są do wejść UI1 i UI2 układu korekcji losowości UKL, a wyjście detektora parzystości XOR dołączone

PL 232 335 B1 jest do drugiego wyjścia UO2 układu korekcji losowości UKL. Wejście zegarowe przerzutnika JKC dołączone jest do trzeciego wejścia sterującego WU arbitra A. Wyjścia UO1 i UO2 układu korekcji losowości UKL dołączone są do wyjść arbitra O1 i O2.

Układy opóźniające OP1, OP2, OP3 i OP4, wraz z dołączonymi do nich przerzutnikami z regulowaną szybkością PRS1 i PRS2 stanowią pierwszy stopień arbitra. Filtr metastabilności FM stanowi drugi stopień arbitra, układ korekcji losowości UKL stanowi trzeci stopień arbitra. Szybkość pierwszego stopnia arbitra jest sterowana poprzez pierwsze wyjście SA układu sterowania szybkością USS, a drugi stopień arbitra poprzez drugie wyjście SB układu sterowania szybkością USS. Regulacja szybkości pierwszego stopnia arbitra pozwala na dopasowywanie arbitra względem układu dołączanego do jego wejść I1 i I2, a regulacja drugiego stopnia pozwala na dopasowywanie tego stopnia pod względem szybkości w stosunku do pierwszego i trzeciego stopnia arbitra. Regulacja taka pozwala na minimalizację szkodliwego wpływu różnych czynników - na przykład czynników środowiskowych, typu temperatura czy napięcie zasilania, lub ataków aktywnych, typu side-channel, mających na celu zaburzenie prawidłowej pracy układu.

Napięciowy przerzutnik z regulowaną szybkością przedstawiony na fig. 5, wchodzący w skład arbitra, stanowi napięciowy przerzutnik NP o dwóch wejściach Dj i C dołączonych do wejść D i C przerzutnika z regulowaną szybkością PRS i wyjściu Q dołączonym do wyjścia Q przerzutnika z regulowaną szybkością PRS. Wejście dla dodatniego zasilania VDD napięciowego przerzutnika NP dołączone jest do wejścia regulacji szybkości RS przerzutnika z regulowaną szybkością PRS, natomiast wejście dla ujemnego zasilania VSS napięciowego przerzutnika NP dołączone jest do ogólnej masy układu GND.

Napięciowy przerzutnik NP w postaci przerzutnika „D”, zbudowany z klasycznych bramek logicznych czy w technice CMOS, może być regulowany pod względem szybkości przez zmianę napięcia zasilania przerzutnika. Niższe napięcie oznacza wolniejszą pracę, wyższe napięcie oznacza szybszą pracę. Napięcie zasilania może być obniżane nawet do podprogowego napięcia działania tranzystorów. Maksymalne napięcie jest określone brzegowymi parametrami pracy układu.

Prądowy przerzutnik z regulowaną szybkością przedstawiony na fig. 6, wchodzący w skład arbitra, stanowi regulowane źródło prądowe ISS oraz dołączona do niego część logiczna przerzutnika LP o dwóch wejściach Dj i C dołączonych do wejść D i C przerzutnika z regulowaną szybkością PRS i wyjściu Q dołączonym do wyjścia Q przerzutnika z regulowaną szybkością PRS. Wejście regulacji szybkości RS przerzutnika z regulowaną szybkością PRS dołączone jest do regulowanego źródła prądowego ISS. Dodatnie napięcie zasilania VD dołączone jest do części logicznej przerzutnika LP, a ogólna masa układu GND dołączona jest do regulowanego źródła prądowego ISS.

Przerzutnik PRS zbudowany z bramek prądowych może być regulowany pod względem szybkości przez zmianę wartości prądu tych bramek. Mniejsza wartość prądu oznacza wolniejszą pracę, większa wartość prądu oznacza szybszą pracę. Źródła prądowe wykonane w postaci luster prądowych pozwalają na łatwe sterowanie całym szeregiem źródeł prądowych jednocześnie.

Możliwości zastosowania wynalazku przewiduje się w wykrywaniu pierwszeństwa zjawisk metastabilnościowych, w szczególności w zastosowaniu do generacji liczb i ciągów liczbowych prawdziwie losowych w układach odpornych na ataki typu side-channel i zmienne środowisko pracy.

Claims (10)

1. Zastrzeżenia patentowe

   1. Arbiter zawierający dwa przerzutniki, w którym pierwsze wejście arbitra jest dołączone jednocześnie do wejścia danych pierwszego przerzutnika i wejścia zegarowego drugiego przerzutnika, drugie wejście arbitra jest dołączone jednocześnie do wejścia danych drugiego przerzutnika i do wejścia zegarowego pierwszego przerzutnika, wejście sterujące arbitra dołączone jest do wejść wymuszających przerzutników, a wyjścia arbitra dołączone są do wyjść przerzutników, znamienny tym, że przynajmniej jeden przerzutnik jest przerzutnikiem z regulowaną szybkością (PRS1, PRS2).
2. 2. Arbiter według zastrz. 1, znamienny tym, że posiada układ sterowania szybkością (USS), którego wyjścia (SS) dołączone są do wejść regulacji szybkości (RS1, RS2) przerzutników z regulowaną szybkością (PRS1, PRS2).
3. 3. Arbiter zawierający dwa przerzutniki, w którym pierwsze wejście arbitra jest dołączone jednocześnie do wejścia danych pierwszego przerzutnika i wejścia zegarowego drugiego przerzut6

   PL 232 335 B1 nika, drugie wejście arbitra jest dołączone jednocześnie do wejścia danych drugiego przerzutnika i do wejścia zegarowego pierwszego przerzutnika, wejście sterujące arbitra dołączone jest do wejść wymuszających przerzutników, a wyjścia arbitra dołączone są do wyjść przerzutników poprzez filtr metastabilności, który zawiera przynajmniej jeden przerzutnik, znamienny tym, że przynajmniej jeden przerzutnik jest przerzutnikiem z regulowaną szybkością (PRS1, PRS2, PRS3, PRS4).
4. 4. Arbiter według zastrz. 3, znamienny tym, że posiada układ sterowania szybkością (USS), którego wyjścia (SA, SB) dołączone są do wejść regulacji szybkości (RS1, RS2, RS3, RS4) przerzutników z regulowaną szybkością (PRS1, PRS2, PRS3, PRS4).
5. 5. Arbiter zawierający dwa przerzutniki, w którym pierwsze wejście arbitra jest dołączone jednocześnie do wejścia danych pierwszego przerzutnika i wejśc ia zegarowego drugiego przerzutnika, drugie wejście arbitra jest dołączone jednocześnie do wejścia danych drugiego przerzutnika i do wejścia zegarowego pierwszego przerzutnika, wejście sterujące arbitra dołączone jest do wejść wymuszających przerzutników, a wyjścia arbitra dołączone są do wyjść przerzutników poprzez układ korekcji losowości, który zawiera przynajmniej jeden przerzutnik, znamienny tym, że przynajmniej jeden przerzutnik jest przerzutnikiem z regulowaną szybkością (PRS1, PRS2).
6. 6. Arbiter według zastrz. 5, znamienny tym, że posiada układ sterowania szybkością (USS), którego wyjścia (SA) dołączone są do wejść regulacji szybkości (RS1, RS2) przerzutników z regulowaną szybkością (PRS1, PRS2).
7. 7. Arbiter zawierający dwa przerzutniki, w którym pierwsze wejście arbitra jest dołączone jednocześnie do wejścia danych pierwszego przerzutnika i wejścia zegarowego drugiego przerzutnika, drugie wejście arbitra jest dołączone jednocześnie do wejścia danych drugiego przerzutnika i do wejścia zegarowego pierwszego przerzutnika, wejście sterujące arbitra dołączone jest do wejść wymuszających przerzutników, wyjścia arbitra dołączone są do wyjść przerzutników poprzez filtr metastabilności, a wyjścia filtru metastabilności połączone są z wyjściami arbitra poprzez układ korekcji losowości, przy czym zarówno filtr metastabilności, jak i układ korekcji losowości zawierają przynajmniej jeden przerzutnik, znamienny tym, że przynajmniej jeden przerzutnik jest przerzutnikiem z regulowaną szybkością (PRS1, PRS2, PRS3, PRS4).
8. 8. Arbiter według zastrz. 7, znamienny tym, że posiada układ sterowania szybkością (USS), którego wyjścia (SA, SB) dołączone są do wejść regulacji szybkości (RS1, RS2, RS3, RS4) przerzutników z regulowaną szybkością (PRS1, PRS2, PRS3, PRS4).
9. 9. Arbiter według zastrz. 1 albo 3, albo 5, albo 7, znamienny tym, że przerzutnik z regulowaną szybkością (PRS) stanowi przynajmniej jeden przerzutnik napięciowy (NP), którego obwód zasilający (VDD) dołączony jest do wejścia regulacji szybkości (RS) przerzutnika (PRS).
10. 10. Arbiter według zastrz. 1 albo 3, albo 5, albo 7, znamienny tym, że przerzutnik z regulowaną szybkością (PRS) stanowi przynajmniej jeden przerzutnik prądowy z regulowanym źródłem prądowym (ISS), które dołączone jest do wejścia regulacji szybkości (RS) przerzutnika (PRS).