PL224925B1 - Arbiter - Google Patents

Description

Przedmiotem wynalazku jest arbiter stosowany zwłaszcza do detekcji pierwszeństwa zjawisk metastabilnościowych.

Znany jest w technice, np. z publikacji Tomasz Kacprzak, „Teoria i Projektowanie Układów Przerzutnikowych CMOS w Asynchronicznych Systemach Cyfrowych VLSI”, Zeszyty Naukowe nr 571, Rozprawy Naukowe z. 120, Wydawnictwo Politechniki Łódzkiej, Łódź 1989, ISSN 0137-4834, arbiter, który posiada dwa wejścia i dwa wyjścia oraz który składa się z przerzutnika RS o dwóch wejściach i dwóch wyjściach. Wejścia przerzutnika RS są dołączone do wejść detektora, a wyjścia przerzutnika RS są dołączone do wyjść detektora.

Istota układu według wynalazku polega na tym, że arbiter ma drugi przerzutnik oraz że każdy z przerzutników ma wejście danych, wejście zegarowe, wejście wymuszające i wyjście danych oraz że wejście danych pierwszego przerzutnika jest dołączone do wejścia zegarowego drugiego przerzutnika i do pierwszego wejścia arbitra, oraz że wejście danych drugiego przerzutnika jest dołączone do wejścia zegarowego pierwszego przerzutnika i do drugiego wejścia arbitra oraz że wyjścia przerzutników są wyjściami arbitra oraz że wejścia wymuszające przerzutników są dołączone do wejścia sterującego arbitra. Arbiter ma pomiędzy wejściami arbitra a wejściami danych i wejściami zegarowymi przerzutników włączony co najmniej jeden układ opóźniający. Arbiter ma wyjścia przerzutników połączone z wyjściami arbitra poprzez filtr metastabilności.

Arbiter ma wyjścia przerzutników połączone z wyjściami arbitra poprzez układ korekcji losowości. Arbiter ma wyjścia filtru metastabilności połączone z wyjściami arbitra poprzez układ korekcji losowości. Arbiter ma filtr metastabilności zawierający dwa przerzutniki, każdy z przerzutników posiada wejście danych dołączone do wejść filtru, wyjście danych dołączone do wyjść filtru oraz wejścia zegarowe dołączone do drugiego wejścia sterującego arbitra. Arbiter ma układ korekcji losowości zawierający przerzutnik JK, którego wejścia dołączone są do wejść układu korekcji losowości, wyjście przerzutnika JK dołączone jest do pierwszego wyjścia układu korekcji losowości a wejście zegarowe przerzutnika JK dołączone jest do trzeciego wejścia sterującego arbitra, oraz zawierający detektor parzystości, którego wejścia dołączone są do wejść układu korekcji losowości a wyjście detektora parzystości dołączone jest do drugiego wyjścia układu korekcji losowości.

Wynalazek umożliwia wykrycie pierwszeństwa sygnałów doprowadzonych do jego wejść. W ynalazek zapewnia małą stopę błędów w wykrywaniu pierwszeństwa czasowo bliskich sobie sygnałów oraz dokonuje pseudolosowej korekcji stanu wyjściowego, gdy niemożliwa jest detekcja pierwszeństwa sygnałów wejściowych.

Przedmiot wynalazku jest przedstawiony w przykładzie wykonania na rysunku, na którym fig. 1 przedstawia schemat blokowy arbitra, fig. 2 przedstawia schemat blokowy arbitra z układami opóźniającymi, fig. 3 przedstawia schemat blokowy arbitra z układami opóźniającymi i filtrem metastabilności, fig. 4 przedstawia schemat blokowy arbitra z układami opóźniającymi i układem korekcji losowości, fig. 5 przedstawia schemat blokowy arbitra z układami opóźniającymi, filtrem metastabilności i układem korekcji losowości.

Układ przedstawiony na fig. 1 zawiera dwa przerzutniki w postaci przerzutników typu „D” P1 i P2, każdy o jednym wejściu danych D1 i D2, jednym wyjściu danych Q1 i Q2, jednym wejściu zegarowym C1 i C2 oraz jednym asynchronicznym wejściu zerującym R1 i R2. Pierwsze wejście I1 arbitra A jest dołączone jednocześnie do wejścia danych D1 pierwszego przerzutnika P1 i do wejścia zegarowego C2 drugiego przerzutnika P2, a drugie wejście ]2 arbitra A jest dołączone jednocześnie do wejścia danych D2 drugiego przerzutnika P2 i do wejścia zegarowego C1 pierwszego przerzutnika P1. Wyjścia przerzutników Q1 i Q2 dołączone są do wyjść arbitra O1 i O2. Wejście sterujące arbitra WA dołączone jest do asynchronicznych wejść zerujących R1 i R2 obydwu przerzutników P1 i P2. Zakładając, że obydwa przerzutniki zostały wcześniej wyzerowane, poprzez wejście sterujące arbitra WA, to w zależności od tego, na którym wejściu arbitra I1 czy I2 pojawi się wcześniej zbocze narastające, to ten z przerzutników P1 lub P2, który ma do tego wejścia dołączone wejście danych, przełączy się w stan wysoki, podczas, gdy drugi pozostanie nadal w stanie niskim.

Układ przedstawiony na fig. 2 zawiera dwa przerzutniki w postaci przerzutników typu „D” P1 i P2, każdy o jednym wejściu danych D1 i D2, jednym wyjściu danych Q1 i Q2, jednym wejściu zegarowym C1 i C2 oraz jednym asynchronicznym wejściu zerującym R1 i R2. Do wejść danych D1 i D2 i do wejść zegarowych C1 i C2 dołączone są układy opóźniające OP1, OP2, OP3, OP4, tak że do wejścia danych D1 pierwszego przerzutnika P1 dołączone jest wyjście pierwszego układu

PL 224 925 B1 opóźniającego OP1, do wejścia zegarowego C1 pierwszego przerzutnika P1 dołączone jest wyjście drugiego układu opóźniającego OP2, do wejścia danych D2 drugiego przerzutnika P2 dołączone jest wyjście trzeciego układu opóźniającego OP3, a do wejścia zegarowego C2 drugiego przerzutnika P2 dołączone jest wyjście czwartego układu opóźniającego OP4. Pierwsze wejście I1 arbitra A jest dołączone jednocześnie do wejścia pierwszego układu opóźniającego OP1 i do wejścia czwartego układu opóźniającego OP4, a drugie wejście ]2 arbitra A jest dołączone jednocześnie do wejścia drugiego układu opóźniającego OP2 i do wejścia trzeciego układu opóźniającego OP3. Wyjścia przerzutników Q1 i Q2 dołączone są do wyjść arbitra O1 i O2. Wejście sterujące arbitra WA dołączone jest do asynchronicznych wejść zerujących R1 i R2 obydwu przerzutników P1 i P2. Dobór odpowiednich opóźnień układów opóźniających OP1, OP2, OP3, OP4 umożliwia korekcję działania i dostrojenie arbitra, w szczególności korekcję różnic czasowych w dostarczaniu sygnałów do arbitra oraz korekcję niedoskonałości technologicznego wykonania przerzutników.

Układ przedstawiony na fig. 3 zawiera dwa przerzutniki w postaci przerzutników typu „D” P1 i P2, każdy o jednym wejściu danych D1 i D2, jednym wyjściu danych Q1 i Q2, jednym wejściu zegarowym C1 i C2 oraz jednym asynchronicznym wejściu zerującym R1 i R2. Do wejść danych D1 i D2 i do wejść zegarowych C1 i C2 dołączone są układy opóźniające OP1, OP2, OP3, OP4, tak że do wejścia danych D1 pierwszego przerzutnika P1 dołączone jest wyjście pierwszego układu opóźniającego OP1, do wejścia zegarowego C1 pierwszego przerzutnika P1 dołączone jest wyjście drugiego układu opóźniającego OP2, do wejścia danych D2 drugiego przerzutnika P2 dołączone jest wyjście trzeciego układu opóźniającego OP3, a do wejścia zegarowego C2 drugiego przerzutnika P2 dołączone jest wyjście czwartego układu opóźniającego OP4. Pierwsze wejście I1 arbitra A jest dołączone jednocześnie do wejścia pierwszego układu opóźniającego OP1 i do wejścia czwartego układu opóźniającego OP4, a drugie wejście ]2 arbitra A jest dołączone jednocześnie do wejścia drugiego układu opóźniającego OP2 i do wejścia trzeciego układu opóźniającego OP3. Wejście sterujące arbitra WA dołączone jest do asynchronicznych wejść zerujących R1 i R2 obydwu przerzutników P1 i P2. Wyjścia przerzutników Q1 i Q2 dołączone są do wejść FI1 i FI2 filtru metastabilności FM, a wyjścia FO1 i FO2 filtru metastabilności FM dołączone są do wyjść arbitra O1 i O2. Filtr metastabilności FM zawiera dwa przerzutniki w postaci przerzutników typu „D” P3 i P4, każdy o jednym wejściu danych D3 i D4, jednym wyjściu danych Q3 i Q4 oraz jednym wejściu zegarowym C3 i C4. Wejścia danych tych przerzutników D3 i D4 dołączone są do wejść filtru metastabilności FI1 i FI2, a wyjścia danych przerzutników Q3 i Q4 dołączone są do wyjść filtru metastabilności FO1 i FO2, natomiast wejścia zegarowe przerzutników C3 i C4 dołączone są do drugiego wejścia sterującego WF arbitra A. Filtr metastabilności FM umożliwia redukcję negatywnego wpływu występowania zjawisk metastabilnościowych w pierwszej parze przerzutników arbitra P1 i P2.

Układ przedstawiony na fig. 4 zawiera dwa przerzutniki w postaci przerzutników typu „D” P1 i P2, każdy o jednym wejściu danych D1 i D2, jednym wyjściu danych Q1 i Q2, jednym wejściu zegarowym C1 i C2 oraz jednym asynchronicznym wejściu zerującym R1 i R2. Do wejść danych D1 i D2 i do wejść zegarowych C1 i C2 dołączone są układy opóźniające OP1, OP2, OP3, OP4, tak że do wejścia danych D1 pierwszego przerzutnika P1 dołączone jest wyjście pierwszego układu opóźniającego OP1, do wejścia zegarowego C1 pierwszego przerzutnika P1 dołączone jest wyjście drugiego układu opóźniającego OP2, do wejścia danych D2 drugiego przerzutnika P2 dołączone jest wyjście trzeciego układu opóźniającego OP3, a do wejścia zegarowego C2 drugiego przerzutnika P2 dołączone jest wyjście czwartego układu opóźniającego OP4. Pierwsze wejście I1 arbitra A jest dołączone jednocześnie do wejścia pierwszego układu opóźniającego OP1 i do wejścia czwartego układu opóźniającego OP4, a drugie wejście I2 arbitra A jest dołączone jednocześnie do wejścia drugiego układu opóźniającego OP2 i do wejścia trzeciego układu opóźniającego OP3. Wejście sterujące arbitra WA dołączone jest do asynchronicznych wejść zerujących R1 i R2 obydwu przerzutników P1 i P2. Wyjścia przerzutników Q1 i Q2 dołączone są do wejść Ul1 i UI2 układu korekcji losowości UKL, a wyjścia UO1 i UO2 układu korekcji losowości UKL dołączone są do wyjść arbitra O1 i O2. Układ korekcji losowości UKL zawiera przerzutnik w postaci przerzutnika typu „JK” JK oraz detektor parzystości XOR w postaci bramki „exclusive-or”. Przerzutnik JK posiada dwa wejścia danych J i K, wyjście danych JKQ oraz wejście zegarowe JKC. Detektor parzystości XOR posiada dwa wejścia i jedno wyjście. Wejścia danych przerzutnika J i K dołączone są do wejść Ul1 i UI2 układu korekcji losowości UKL, a wyjście danych przerzutnika JKQ dołączone jest do pierwszego wyjścia UO1 układu korekcji losowości UKL. Wejścia detektora parzystości XOR dołączone są do wejść Ul1 i UI2 układu korekcji losowości UKL, a wyjście detektora parzystości XOR dołączone jest do drugiego wyjścia UO2 układu

PL 224 925 B1 korekcji losowości UKL. Wejście zegarowe przerzutnika JKC dołączone jest do trzeciego wejścia sterującego WU arbitra A. Układ korekcji losowości UKL wystawia na swoim pierwszym wyjściu UO1 logiczną jedynkę lub logiczne zero w zależności od tego, które z jego wejść jest jedynką a które zerem - przy założeniu, że wejścia mają różne stany. Natomiast w przypadku, gdy obydwa wejścia układu korekcji losowości UKL znajdą się w tym samym stanie, co jest zjawiskiem niepożądanym, układ wywołuje zmianę stanu na jego pierwszym wyjściu UO1 w stosunku do stanu poprzedniego, gdy na wejściach są dwie jedynki albo nie wywołuje żadnej zmiany, gdy na jego wejściach są zera. W przypadku wystąpienia niepożądanego stanu na wejściach układu korekcji losowości UKL informacja o tym fakcie pojawia na drugim wyjściu układu UO2.

Układ przedstawiony na fig. 5 zawiera dwa przerzutniki w postaci przerzutników typu „D” P1 i P2, każdy o jednym wejściu danych D1 i D2, jednym wyjściu danych Q1 i Q2, jednym wejściu zegarowym C1 i C2 oraz jednym asynchronicznym wejściu zerującym R1 i R2. Do wejść danych D1 i D2 i do wejść zegarowych C1 i C2 dołączone są układy opóźniające OP1, OP2, OP3, OP4, tak że do wejścia danych D1 pierwszego przerzutnika P1 dołączone jest wyjście pierwszego układu opóźniającego OP1, do wejścia zegarowego C1 pierwszego przerzutnika P1 dołączone jest wyjście drugiego układu opóźniającego OP2, do wejścia danych D2 drugiego przerzutnika P2 dołączone jest wyjście trzeciego układu opóźniającego OP3, a do wejścia zegarowego C2 drugiego przerzutnika P2 dołączone jest wyjście czwartego układu opóźniającego OP4. Pierwsze wejście I1 arbitra A jest dołączone jednocześnie do wejścia pierwszego układu opóźniającego OP1 i do wejścia czwartego układu opóźniającego OP4, a drugie wejście ]2 arbitra A jest dołączone jednocześnie do wejścia drugiego układu opóźniającego OP2 i do wejścia trzeciego układu opóźniającego OP3. Wejście sterujące arbitra WA dołączone jest do asynchronicznych wejść zerujących R1 i R2 obydwu przerzutników P1 i P2. Wyjścia przerzutników Q1 i Q2 dołączone są do wejść Fl1 i FI2 filtru metastabilności FM, a wyjścia FO1 i FO2 filtru metastabilności FM dołączone są do wejść Ul1 i UI2 układu korekcji losowości UKL. Filtr metastabilności FM zawiera dwa przerzutniki w postaci przerzutników typu „D” P3 i P4, każdy o jednym wejściu danych D3 i D4, jednym wyjściu danych Q3 i Q4 oraz jednym wejściu zegarowym C3 i C4. Wejścia danych tych przerzutników D3 i D4 dołączone są do wejść filtru metastabilności Fl1 i FI2, a wyjścia danych przerzutników Q3 i Q4 dołączone są do wyjść filtru metastabilności FO1 i FO2, natomiast wejścia zegarowe przerzutników C3 i C4 dołączone są do drugiego wejścia sterującego WF arbitra A. Układ korekcji losowości UKL zawiera przerzutnik w postaci przerzutnika typu „JK” JK oraz detektor parzystości XOR w postaci bramki „exclusive-or”. Przerzutnik JK posiada dwa wejścia danych J i K, wyjście danych JKO oraz wejście zegarowe JKC. Detektor parzystości XOR posiada dwa wejścia i jedno wyjście. Wejścia danych przerzutnika J i K dołączone są do wejść Ul1 i UI2 układu korekcji losowości UKL, a wyjście danych przerzutnika JKQ dołączone jest do pierwszego wyjścia UO1 układu korekcji losowości UKL. Wejścia detektora parzystości XOR dołączone są do wejść Ul1 i UI2 układu korekcji losowości UKL, a wyjście detektora parzystości XOR dołączone jest do drugiego wyjścia UO2 układu korekcji losowości UKL. Wejście zegarowe przerzutnika JKC dołączone jest do trzeciego wejścia sterującego WU arbitra A. Wyjścia UO1 i UO2 układu korekcji losowości UKL dołączone są do wyjść arbitra O1 i O2. Jednoczesne zastosowanie filtru metastabilności FM i układu korekcji losowości UKL daje najlepsze właściwości statystyczne arbitra, tj. minimalizuje odsetek niepoprawnych zdarzeń.

Możliwości zastosowania wynalazku przewiduje się w wykrywaniu pierwszeństwa zjawisk metastabilnościowych, w szczególności w zastosowaniu do generacji liczb i ciągów liczbowych prawdziwie losowych.

Claims (11)

1. Arbiter zawierający przerzutnik, znamienny tym, że ma drugi przerzutnik (P2) oraz że każdy z przerzutników (P1, P2) ma wejście danych (D1, D2), wejście zegarowe (C1, C1), wejście wymuszające (R1, R2) i wyjście danych (Q1, Q2) oraz że wejście danych (D1) pierwszego przerzutnika (P1) jest dołączone do wejścia zegarowego (C2) drugiego przerzutnika (P2) i do pierwszego wejścia (I1) arbitra (A), oraz że wejście danych (D2) drugiego przerzutnika (P2) jest dołączone do wejścia zegarowego (C1) pierwszego przerzutnika (P1) i do drugiego wejścia (I2) arbitra (A) oraz że wyjścia przerzutników (Q1, Q2) są wyjściami (O1, O2) arbitra (A) oraz że wejścia wymuszające (R1, R2) przerzutników (P1, P2) są dołączone do wejścia sterującego (WA) arbitra (A).

PL 224 925 B1

2. Arbiter według zastrz. 1, znamienny tym, że pomiędzy wejściami (I1, I2) arbitra (A) a wejściami danych (D1, D2) i wejściami zegarowymi (C1, C2) przerzutników (P1, P2) włączony jest co najmniej jeden układ opóźniający (OP1, OP2, OP3, OP4).

3. Arbiter według zastrz. 1, znamienny tym, że wyjścia (Q1, Q2) przerzutników (P1, P2) połączone są z wyjściami (O1, O2) arbitra (A) poprzez filtr metastabilności (FM).

4. Arbiter według zastrz. 2, znamienny tym, że wyjścia (Q1, Q2) przerzutników (P1, P2) połączone są z wyjściami (O1, O2) arbitra (A) poprzez filtr metastabilności (FM).

5. Arbiter według zastrz. 1, znamienny tym, że wyjścia (Q1, Q2) przerzutników (P1, P2) połączone są z wyjściami (O1, O2) arbitra (A) poprzez układ korekcji losowości (UKL).

6. Arbiter według zastrz. 2, znamienny tym, że wyjścia (Q1, Q2) przerzutników (P1, P2) połączone są z wyjściami (O1, O2) arbitra (A) poprzez układ korekcji losowości (UKL).

7. Arbiter według zastrz. 3, znamienny tym, że wyjścia (FO1, FO2) filtru metastabilności (FM) połączone są z wyjściami (O1, O2) arbitra (A) poprzez układ korekcji losowości (UKL).

8. Arbiter według zastrz. 4, znamienny tym, że wyjścia (FO1, FO2) filtru metastabilności (FM) połączone są z wyjściami (O1, O2) arbitra (A) poprzez układ korekcji losowości (UKL).

9. Arbiter według zastrz. 3 albo 4 albo 7 albo 8, znamienny tym, że filtr metastabilności (FM) zawiera dwa przerzutniki (P3, P4) oraz że każdy z przerzutników ma wejście danych (D3, D4) dołączone do wejść filtru (FI1, FI2), wyjście danych (Q3, Q4) dołączone do wyjść filtru (FO1, FO2) oraz wejścia zegarowe (C3, C4) dołączone do drugiego wejścia sterującego (WF) arbitra (A).

10. Arbiter według zastrz. 5 albo 6 albo 7 albo 8, znamienny tym, że układ korekcji losowości (UKL) zawiera przerzutnik (JK), którego wejścia (J, K) dołączone są do wejść układu korekcji losowości (Ul1, UI2) i że wyjście przerzutnika (JKQ) dołączone jest do pierwszego wyjścia układu korekcji losowości (UO1 ) i że wejście zegarowe przerzutnika (JKC) dołączone jest do trzeciego wejścia sterującego arbitra (WU).

11. Arbiter według zastrz. 5 albo 6 albo 7 albo 8, znamienny tym, że układ korekcji losowości (UKL) zawiera przerzutnik (JK), którego wejścia (J, K) dołączone są do wejść układu korekcji losowości (Ul1, UI2) i że wyjście przerzutnika (JKQ) dołączone jest do pierwszego wyjścia układu korekcji losowości (UO1 ) i że wejście zegarowe przerzutnika (JKC) dołączone jest do trzeciego wejścia sterującego arbitra (WU) oraz że układ korekcji losowości (UKL) zawiera detektor parzystości (XOR), którego wejścia dołączone są do wejść układu korekcji losowości (Ul1 , UI2) a wyjście detektora parzystości dołączone jest do drugiego wyjścia układu korekcji losowości (UO2)