PL223881B1 - Układ fizycznie nieklonowalnej funkcji - Google Patents

Description

Opis wynalazku

Przedmiotem wynalazku jest układ fizycznie nieklonowalnej funkcji, zwłaszcza do generacji fizycznie pozyskiwanych, niekopiowalnych i unikalnych kluczy kryptograficznych.

Znany jest w technice, np. z publikacji Ghaith Hammouri, Kahraman D. Akdemir, Berk Sunar, “Novel PUF-Based Error Detection Methods in Finite State Machines”, Lecture Notes in Computer Science (LNCS), vol. 5461, pp. 235-252, International Conference on Information Security and Cryptology (ICISC 2008), Springer-Verlag, 2009, układ fizycznie nieklonowalnej funkcji (PUF, od ang. Physical Unclonable Function), który zawiera przerzutnik o dwóch wejściach, do których dołączone są linie opóźniające w postaci szeregu mutiplekserów. Do każdego z multiplekserów dołączony jest sygnał sterujący. Sygnały sterujące stanowią wektor wejściowy (ang. PUF challange). Wyjście przerzutnika jest wyjściem układu i generuje jeden bit klucza kryptograficznego (ang. PUF response).

Celem wynalazku jest wykorzystanie programowalnej linii opóźniającej do uzyskania informacji czasowej o miejscu występowania metastabilności przerzutnika oraz wykorzystanie tej informacji do generacji kluczy kryptograficznych.

Istota układu według wynalazku polega na tym, że układ fizycznie nieklonowalnej funkcji ma pierwsze wejście przerzutnika dołączone do wejścia cyfrowego układu poprzez programowalną linię opóźniającą, drugie wejście przerzutnika ma dołączone do wejścia cyfrowego układu oraz układ ma wyjście przerzutnika dołączone do wejścia detektora metastabilności oraz układ posiada układ sterujący, którego wyjście sterujące ma dołączone do programowalnej linii opóźniającej oraz układ ma wyjście informacyjne detektora metastabilności i wejście zerujące detektora metastabilności dołączone do układu sterującego.

Układ fizycznie nieklonowalnej funkcji ma drugie wejście przerzutnika dołączone do wejścia cyfrowego układu poprzez drugą programowalną linię opóźniającą oraz ma drugie wyjście sterujące układu sterującego dołączone do drugiej programowalnej linii opóźniającej.

Układ fizycznie nieklonowalnej funkcji ma drugie wyjście przerzutnika dołączone do drugiego wejścia detektora metastabilności.

Układ fizycznie nieklonowalnej funkcji ma drugie wejście detektora metastabilności dołączone do drugiego wejścia przerzutnika.

Układ fizycznie nieklonowalnej funkcji ma drugie wejście detektora metastabilności dołączone do pierwszego wejścia przerzutnika.

Układ fizycznie nieklonowalnej funkcji ma drugie wejście detektora metastabilności dołączone do drugiego wejścia przerzutnika oraz układ ma trzecie wejście detektora metastabilności dołączone do pierwszego wejścia przerzutnika.

Wynalazek umożliwia generację unikalnych dla konkretnego urządzenia i niekopiowalnych kluczy kryptograficznych dzięki wykorzystaniu metastabilnościowych własności przerzutnika.

Przedmiot wynalazku jest przedstawiony w przykładzie wykonania na rysunku, na którym fig. 1 przedstawia schemat blokowy układu fizycznie nieklonowalnej funkcji zawierającego jedną programowalną linię opóźniającą, fig. 2 przedstawia schemat blokowy układu fizycznie nieklonowalnej funkcji zawierającego dwie programowalne linie opóźniające, fig. 3 przedstawia schemat blokowy układu fizycznie nieklonowalnej funkcji z przerzutnikiem o dwóch wyjściach, fig. 4 przedstawia schemat blokowy układu fizycznie nieklonowalnej funkcji z pierwszym wejściem przerzutnika dołączonym do wejścia detektora metastabilności, fig. 5 przedstawia schemat blokowy układu fizycznie nieklonowalnej funkcji z drugim wejściem przerzutnika dołączonym do wejścia detektora metastabilności, fig. 6 przedstawia schemat blokowy układu fizycznie nieklonowalnej funkcji z obydwoma wejściami przerzutnika dołączonymi do wejść detektora metastabilności, a fig. 7 przedstawia schemat blokowy układu fizycznie nieklonowalnej funkcji zaimplementowany w układzie FPGA.

Układ przedstawiony na fig. 1 zawiera przerzutnik P o dwóch wejściach Pi1 i Pi2, z których pierwsze wejście Pi1 dołączone jest do wejścia cyfrowego WC układu poprzez programowalną linię opóźniającą PLO1, natomiast drugie wejście Pi2 przerzutnika P dołączone jest bezpośrednio do wejścia cyfrowego WC układu. Wyjście Po1 przerzutnika P dołączone jest do wejścia Di1 detektora metastabilności D. Układ posiada układ sterujący US, którego wyjście sterujące S1 dołączone jest do programowalnej linii opóźniającej PLO1. Do układu sterującego US dołączone jest wyjście informacyjne Do detektora metastabilności D i wejście zerujące Dc detektora metastabilności D. Układ sterujący US. stopniowo zmienia parametry opóźnienia programowalnej linii opóźniającej PLO1 tak, aby w przerzutniku P doszło do zachowań metastabilnych. Zdarzenia metastabilne w przerzutniku P wykrywane

PL 223 881 B1 i/lub rejestrowane są przez detektor metastabilności D i sygnalizowane do układu sterującego US. Układ sterujący US rejestruje opóźnienie zadane programowalnej linii opóźniającej PLO1, przy którym została wykryta metastabilność przerzutnika P. Uzyskana konkretna wartość opóźnienia związana jest ze sposobem budowy przerzutnika i linii opóźniającej, wszystkich elementów znajdujących się w pobliżu przerzutnika i linii opóźniającej oraz rozrzutów technologicznych i niekontrolowanych defektów występujących w konkretnym układzie fizycznym.

Układ przedstawiony na fig. 2 zawiera przerzutnik P o dwóch wejściach Pil i Pi2, z których pierwsze wejście Pi1 dołączone jest do wejścia cyfrowego WC układu poprzez programowalną linię opóźniającą PLO1, natomiast drugie wejście Pi2 przerzutnika P dołączone jest do wejścia cyfrowego WC układu poprzez programowalną linię opóźniającą PLQ2. Wyjście Po1 przerzutnika P dołączone jest do wejścia Di1 detektora metastabilności D. Układ posiada układ sterujący US, którego wyjście sterujące S1 dołączone jest do programowalnej linii opóźniającej PLO1, a wyjście sterujące S2 dołączone jest do programowalnej linii opóźniającej PLQ2. Do układu sterującego US dołączone jest wyjście informacyjne Do detektora metastabilności D i wejście zerujące Dc detektora metastabilności D. Układ sterujący US, stopniowo zmienia parametry opóźnień programowalnych linii opóźniających PLO1 i PLQ2 tak, aby w przerzutniku P doszło do zachowań metastabilnych. Zdarzenia metastabilne w przerzutniku P wykrywane i/lub rejestrowane są przez detektor metastabilności D i sygnalizowane do układu sterującego US. Układ sterujący US rejestruje opóźnienia zadane programowalnym liniom opóźniającym PLO1 i PLQ2, przy których została wykryta metastabilność przerzutnika P. Uzyskane wartości opóźnień związane są ze sposobem budowy przerzutnika i linii opóźniających, wszystkich elementów znajdujących się w pobliżu przerzutnika i linii opóźniających oraz rozrzutów technologic znych i niekontrolowanych defektów występujących w konkretnym układzie fizycznym.

Układ przedstawiony na fig. 3 zawiera przerzutnik P o dwóch wejściach Pi1 i Pi2 i dwóch wyjściach Po1 i Po2. Pierwsze wejście Pi1 przerzutnika P dołączone jest do wejścia cyfrowego WC układu poprzez programowalną linię opóźniającą PLO1, natomiast drugie wejście Pi2 przerzutnika P dołączone jest bezpośrednio do wejścia cyfrowego WC układu. Pierwsze wyjście Po1 przerzutnika P dołączone jest do pierwszego wejścia Di1 detektora metastabilności D, natomiast drugie wyjście Po2 przerzutnika P dołączone jest do drugiego wyjścia Di2 detektora metastabilności D. Układ posiada układ sterujący US, którego wyjście sterujące S1 dołączone jest do programowalnej linii opóźniającej PLO1. Do układu sterującego US dołączone jest wyjście informacyjne Do detektora metastabilności D i wejście zerujące Dc detektora metastabilności D. Układ sterujący US, stopniowo zmienia parametry opóźnienia programowalnej linii opóźniającej PLO1 tak, aby w przerzutniku P doszło do zachowań metastabilnych. Zdarzenia metastabilne w przerzutniku P wykrywane i/lub rejestrowane są przez detektor metastabilności D i sygnalizowane do układu sterującego US. Układ sterujący US rejestruje opóźnienie zadane programowalnej linii opóźniającej PLO1, przy którym została wykryta metastabilność przerzutnika P. Uzyskana konkretna wartość opóźnienia związana jest ze sposobem budowy przerzutnika i linii opóźniającej, wszystkich elementów znajdujących się w pobliżu przerzutnika i linii opóźniającej oraz rozrzutów technologicznych i niekontrolowanych defektów występujących w konkretnym układzie fizycznym.

Układ przedstawiony na fig. 4 zawiera przerzutnik P o dwóch wejściach Pi1 i Pi2, z których pierwsze wejście Pi1 dołączone jest do wejścia cyfrowego WC układu poprzez programowalną linię opóźniającą PLO1, natomiast drugie wejście Pi2 przerzutnika P dołączone jest bezpośrednio do wejścia cyfrowego WC układu. Wyjście Po1 przerzutnika P dołączone jest do pierwszego wejścia Pi1 detektora metastabilności D, natomiast drugie wejście Di2 detektora metastabilności D dołączone jest do drugiego wejścia Pi2 przerzutnika P. Układ posiada układ sterujący US, którego wyjście sterujące S1 dołączone jest do programowalnej linii opóźniającej PLO1. Do układu sterującego US dołączone jest wyjście informacyjne Do detektora metastabilności D i wejście zerujące Dc detektora metastabilności D. Układ sterujący US, stopniowo zmienia parametry opóźnienia programowalnej linii opóźniającej PLO1 tak, aby w przerzutniku P doszło do zachowań metastabilnych. Zdarzenia metastabilne w przerzutniku P wykrywane i/lub rejestrowane są przez detektor metastabilności D i sygnalizowane do układu sterującego US. Układ sterujący US rejestruje opóźnienie zadane programowalnej linii opóźniającej PLO1, przy którym została wykryta metastabilność przerzutnika P. Uzyskana konkretna wartość opóźnienia związana jest ze sposobem budowy przerzutnika i linii opóźniającej, wszystkich elementów znajdujących się w pobliżu przerzutnika i linii opóźniającej oraz rozrzutów technologicznych i niekontrolowanych defektów występujących w konkretnym układzie fizycznym.

PL 223 881 B1

Układ przedstawiony na fig. 5 zawiera przerzutnik P o dwóch wejściach Pil i Pi2, z których pierwsze wejście Pil dołączone jest do wejścia cyfrowego WC układu poprzez programowalną linię opóźniającą PLO1, natomiast drugie wejście Pi2 przerzutnika P dołączone jest bezpośrednio do wejścia cyfrowego WC układu. Wyjście Po1 przerzutnika P dołączone jest do pierwszego wejścia Di1 detektora metastabilności D, natomiast drugie wejście Di2 detektora metastabilności D dołączone jest do pierwszego wejścia Pi1 przerzutnika P. Układ posiada układ sterujący US, którego wyjście sterujące S1 dołączone jest do programowalnej linii opóźniającej PLO1. Do układu sterującego US dołączone jest wyjście informacyjne Do detektora metastabilności D i wejście zerujące Dc detektora metastabilności D. Układ sterujący US. stopniowo zmienia parametry opóźnienia programowalnej linii opóźniającej PLO1 tak, aby w przerzutniku P doszło do zachowań metastabilnych. Zdarzenia metastabilne w przerzutniku P wykrywane i/lub rejestrowane są przez detektor metastabilności D i sygnalizowane do układu sterującego US. Układ sterujący US rejestruje opóźnienie zadane programowalnej linii opóźniającej PLO1, przy którym została wykryta metastabilność przerzutnika P. Uzyskana konkretna wartość opóźnienia związana jest ze sposobem budowy przerzutnika i linii opóźniającej, wszystkich elementów znajdujących się w pobliżu przerzutnika i linii opóźniającej oraz rozrzutów technologicznych i niekontrolowanych defektów występujących w konkretnym układzie fizycznym.

Układ przedstawiony na fig. 6 zawiera przerzutnik P o dwóch wejściach Pi1 i Pi2, z których pierwsze wejście Pi1 dołączone jest do wejścia cyfrowego WC układu poprzez programowalną linię opóźniającą PLO1, natomiast drugie wejście Pi2 przerzutnika P dołączone jest bezpośrednio do wejścia cyfrowego WC układu. Wyjście Po1 przerzutnika P dołączone jest do pierwszego wejścia Di1 detektora metastabilności D, drugie wejście Di2 detektora metastabilności D dołączone jest do drugiego wejścia Pi2 przerzutnika P, natomiast trzecie wejście Di3 detektora metastabilności D dołączone jest do pierwszego wejścia Pi1 przerzutnika P. Układ posiada układ sterujący US, którego wyjście sterujące S1 dołączone jest do programowalnej linii opóźniającej PLO1. Do układu sterującego US dołączone jest wyjście informacyjne Do detektora metastabilności D i wejście zerujące Dc detektora metastabilności D. Układ sterujący US, stopniowo zmienia parametry opóźnienia programowalnej linii opóźniającej PLO1 tak, aby w przerzutniku P doszło do zachowań metastabilnych. Zdarzenia metastabilne w przerzutniku P wykrywane i/lub rejestrowane są przez detektor metastabilności D i sygnalizowane do układu sterującego US. Układ sterujący US rejestruje opóźnienie zadane programowalnej linii opóźniającej PLO1, przy którym została wykryta metastabilność przerzutnika P. Uzyskana konkretna wartość opóźnienia związana jest ze sposobem budowy przerzutnika i linii opóźniającej, wszystkich elementów znajdujących się w pobliżu przerzutnika i linii opóźniającej oraz rozrzutów technologicznych i niekontrolowanych defektów występujących w konkretnym układzie fizycznym.

Układ przedstawiony na fig. 7 zawiera przerzutnik P w postaci przerzutnika typu „D” o wejściu danych P-D. wejściu zegarowym P-clk oraz wyjściu danych P-O, zawiera także programowalną linię opóźniającą DCM w postaci cyfrowego menadżera zegara (ang. FPGA Digital Clock Manager) o wejściu zegarowym C-i, wejściu sterującym C-s, opóźnionym wyjściu zegarowym C-0 i opóźnionym wyjściu zegarowym przesuniętym o 90 stopni C-90, zawiera także dyskryminator D w postaci przerzutnika typu „D” o wejściu danych D-D, wejściu zegarowym D-clk oraz wyjściu danych D-O, zawiera także licznik L o wejściu zegarowym L-clk, wejściu zerującym L-clr oraz wyjściu przepełnienia L-of, zawiera także układ sterujący AS w postaci automatu sterującego o wyjściu sterującym S-s, wyjściu czyszczącym S-o, wejściu zegarowym S-c i wejściu informacyjnym SM. Dyskryminator D oraz licznik L składają się na detektor metastabilności DM. Wejście cyfrowe CLK układu jest sprzężone z sygnałem zegarowym układu FPGA.

Wejście cyfrowe CLK układu dołączone jest jednocześnie do wejścia danych P-D przerzutnika P, do wejścia zegarowego CM programowalnej linii opóźniającej DCM oraz do wejścia zegarowego S-c układu sterującego AS. Wejście zegarowe P-clk przerzutnika P dołączone jest do opóźnionego wyjścia zegarowego C-0 programowalnej linii opóźniającej DCM, natomiast wyjście danych P-O przerzutnika P dołączone jest do wejścia danych D-D dyskryminatora D. Wejście zegarowe D-clk dyskryminatora D dołączone jest do opóźnionego wyjścia zegarowego przesuniętego o 90 stopni C-90 programowalnej linii opóźniającej DCM, natomiast wyjście danych D-O dyskryminatora D dołączone jest do wejścia zegarowego L-clk licznika L. Wyjście przepełnienia L-of licznika L dołączone jest do wejścia informacyjnego S-i układu sterującego AS, natomiast wyjście czyszczące S-o układu sterującego AS dołączone jest do wejścia zerującego L-clr licznika L.

PL 223 881 B1

Układ sterujący AS stopniowo zmienia parametry opóźnienia programowalnej linii opóźniającej DCM tak, aby w przerzutniku P doszło do zachowań metastabilnych. Dla każdego opóźnienia linii opóźniającej DCM detektor metastabilności DM wykrywa i zlicza zdarzenia metastabilne zachodzące w przerzutniku P. Licznik L zerowany jest w każdym cyklu przez układ sterujący AS. Zwiększona liczba zdarzeń wykrywanych przez detektor metastabilności DM świadczy o takim przesunięciu czasowym sygnałów cyfrowych dostarczanych do wejścia danych P-D i wejścia zegarowego P-clk przerzutnika P, że przerzutnik ten pracuje w sąsiedztwie punktu metastbilności. Układ sterujący AS rejestruje opóźnienie zadane programowalnej linii opóźniającej DCM, przy którym została wykryta metastabilność przerzutnika P, wyznaczana statystycznie na podstawie liczby przepełnień licznika L. Uzyskana konkretna wartość opóźnienia związana jest ze sposobem budowy przerzutnika i linii opóźniającej, wszystkich elementów znajdujących się w pobliżu przerzutnika i linii opóźniającej oraz rozrzutów technologicznych i niekontrolowanych defektów występujących w konkretnym układzie fizycznym. Realizacja identycznych połączeń, tzn. implementacja identycznego kodu, w dwóch różnych układach FPGA tego samego typu i pochodzących z tej samej linii technologicznej daje różne miejsca występowania metastabilności przerzutników, dzięki czemu klucze kryptograficzne budowane w oparciu o te czasy są unikalne i niepowtarzalne dla każdego układu FPGA.

Możliwości zastosowania wynalazku przewiduje się w generowaniu kluczy kryptograficznych unikalnych dla konkretnego urządzenia.

Claims (6)

1. Zastrzeżenia patentowe

   1. Układ fizycznie nieklonowalnej funkcji zawierający przerzutnik, znamienny tym, że pierwsze wejście (Pi1) przerzutnika (P) dołączone jest do wejścia cyfrowego (WC) układu poprzez program owalną linię opóźniającą (PLO1), drugie wejście (Pi2) przerzutnika (P) dołączone jest do wejścia cyfrowego (WC) układu, oraz że wyjście (Po1) przerzutnika (P) dołączone jest do wejścia (Di1) detektora metastabilności (D), oraz że układ posiada układ sterujący (US), którego wyjście sterujące (S1) dołączone jest do programowalnej linii opóźniającej (PLO1), oraz że do układu sterującego (US) dołączone jest wyjście informacyjne (Do) detektora metastabilności (D) i wejście zerujące (Dc) detektora m etastabilności (D).
2. 2. Układ według zastrz. 1, znamienny tym, że drugie wejście (Pi2) przerzutnika (P) dołączone jest do wejścia cyfrowego (WC) układu poprzez drugą programowalną linię opóźniającą (PLO2), oraz że drugie wyjście sterujące (S2) układu sterującego (US) dołączone jest do drugiej programowalnej linii opóźniającej (PLO2).
3. 3. Układ według zastrz. 1 albo 2, znamienny tym, że przerzutnik (P) posiada drugie wyjście (Po2) dołączone do drugiego wejścia (Di2) detektora metastabilności (D).
4. 4. Układ według zastrz. 1 albo 2, znamienny tym, że detektor metastabilności (D) posiada drugie wejście (Di2) dołączone do drugiego wejścia (Pi2) przerzutnika (P).
5. 5. Układ według zastrz. 1 albo 2, znamienny tym, że detektor metastabilności (D) posiada drugie wejście (Di2) dołączone do pierwszego wejścia (Pi 1) przerzutnika (P).
6. 6. Układ według zastrz. 1 albo 2, znamienny tym, że detektor metastabilności (D) posiada drugie wejście (Di2) dołączone do drugiego wejścia (Pi2) przerzutnika (P) oraz posiada trzecie wejście (Di3) dołączone do pierwszego wejścia (Pi1) przerzutnika (P).