Przedmiotem wynalazku jest urzadzenie adresowania zespolu rejestratorów centrali telefonicznej, które to rejestratory sa uzywane do nadzorowania polaczen i przerwan w sieci laczy telefonicznych.W centrali telefonicznej rejestrator stanowi strefa pamieci np. 64 slowa 16-"bitowe.Ta strefa zawiera wszystkie elementy wlasciwe dla polaczenia i przerwania komunikacji* Faza rejestratora ustawiana jest na poczatku polaczenia lub na poczatku przerwania, a re¬ jestrator wychodzi z fazy przy koncu polaczenia lub przy koncu przerwania.Centrala posiada kilka zespolów rejestratorów. W zespole rejestratory sa obrabiane cyklicznie. Znane sa systemy, w których mozna obrabiaó rejestrator co 8 milisekund w czasie 125 milisekund lub inne systemy, w których rejestrator obsluguje sie 32yusek. co 16 msek.Cecha charakterystyczna takiej obróbki jest to, ze czas obslugi kazdego rejestratora nie zalezy od obciazenia centrali. Ta cecha charakterystyczna jest korzystna w przypadku duzego nasilenia ruchu telefonicznego, poniewaz zapewnia kazdemu rejestratorowi regulowana obsluge, a ponadto ulatwia operacje kalibrowania sygnalów, ale nie pozwala na optymalizacje czasu przetwarzania, np. dla kazdego ustanowienia lub przerwania polaczenia, poniewaz ten sam czas jest przeznaczony dla rejestratorów wolnych i zajetych, a miedzy tymi ostatnimi dla rejestratorów obslugujacych przebiegi wolne Aontrola stopniowania czasowego, nadzór stanu petli itd./f jak i dla rejestratorów obslugujacych zderzenia szybkie /np. analiza numeracji/.Celem wynalazku jest, przy zachowaniu cyklicznej obróbki rejestratorów, optymalizacja czasu obrabiania rejestratorów obslugujacych zjawiska szybkie.Urzadzenie adresowania zespolu rejestratorów centrali telefonicznej, przy czym zespól rejestratorów zawiera liczbe N rejestratorów i stanowi czesc urzadzenia obróbki rejestra¬ torów, a urzadzenie adresowania zawiera licznik rejestratorów oraz pierwszy, drugi i trzeci rejestr zestawione szeregowo, przy czym pierwszy rejestr jest polaczony poprzez linie odczytu2 134 858 z zespolem rejestratorów, a trzeci rejestr .jest polaczony z tym zespolem rejestratorów po¬ przez linie zapisu, wedlug wynalazku charakteryzuje sie tym, ze zawiera pamiec N-slów dwu- bitowych, zegar, licznik przeszukujacy, pierwszy multiplekser majacy pierwsze wejscie polaczone z licznikiem przeszukujacym, drugie wejscie polaczone z wyjsciem drugiego rejes¬ tru, a wyjscie polaczone z obwodem adresowania pamieci* Drugi multiplekser swym pierwszym wejsciem polaczony jest z licznikiem przeszukujacym, drugim wejsciem polaczony jest z licz¬ nikiem rejestratorów, a jego wyjscie polaczone jest z pierwszym rejestrem.Sygnal zapisu jest podawany na wejscie potwierdzajace pierwszego multipleksera, a syg¬ nal przeslania jest podawany na wejscie potwierdzajace drugiego multipleksera. Pamiec jest polaczona na wejsciu z pamiecia instrukcji urzadzenia przetwarzania rejestratorów.Licznik przeszukujacy jest polaczony z wyjsciem elementu I majacego jedno wejscie polaczone z wyjsciem zegara a drugie wejscie polaczone poprzez inwenter z wyjsciem przerzut- nika, przy czym przerzutnik ma wejscie polaczone z wyjsciem elementu LUB, którego jedno wejscie jest polaczone z pierwszym wyjsciem pamieci, a drugie wejscie polaczone jest z dru¬ gim wyjsciem pamieci i kazde z tych wyjsc pamieci odpowiada jednemu bitowi slowa? Zegar ma jedno wejscie sterujace, do którego doprowadzany jest sygnal inicjujacy oraz drugie wejscie sterujace,do którego doprowadzany jest sygnal zapisu.Licznik przeszukujacy ma wejscie zerujace polaczone z wyjsciem I majacego jedno wejscie, do którego doprowadzany jest sygnal zerujacy i drugie wejscie polaczone z inwerterem. Kazde wyjscie pamieci odpowiadajace jednemu bitowi slowa jest polaczone poprzez inwerter z prze- rzutnikiera, przy czym kazdy przerzutnik ma wejscie sterujace, do którego doprowadzany jest sygnal próbkujacy i kazdy przerzutnik jest polaczony na wyjsciu z blokiem przeliczajacym urzadzenia przetwarzania rejestratorów.Urzadzenie adresowania wedlug wynalazku pozwala obslugiwac cyklicznie N rejestratorów zawartych w zespole rejestratorów. Pozwala równiez obslugiwac w cyklu rejestratory, które wymagaja obslugi szybszej niz przetwarzanie cykliczne. Rejestratory te sa oczywiscie czescia ¦N rejestratorów.Dla spelnienia tego cyklu ramka zawiera N przedzialów czasu, z których kazdy zwiazany jest w staly sposób z jednym rejestrem i n przedzialów czasu dodatkowych o tej samej dlugosci co przedzialy czasu, regularnie rozmieszczone w ramce. Przedzialy dodatkowe sa przeznaczone na zadanie rejestratorom wymagajacym obslugi szybkiej. Rejestratory te sa wiec obslugiwane cyklicznie, a ponadto w trakcie przedzialów dodatkowych, gdy tylko taki dodatkowy przedzial pojawi sie w ramce bezposrednio po wykryciu rejestratora domagajacego sie obslugi szybkiej.Gdy rejestrator przetwarza instrukcje, jej bit np. bit 47-my sluzy do wskazania, czy ta instrukcja wymaga szybkiej obslugi.Bit 47-my ma wartosc 1, jesli instrukcja wymaga obslugi szybkiej a wartosc 0 w prze¬ ciwnym przypadku. W czasie obslugi rejestrytora bit 47 instrukcji jest odczytywany i zapa¬ mietywany w pamieci. Pamiec ta jest odczytywana pomiedzy dwoma dodatkowymi przedzialami, aby rozpoznac czy rejestrator wymaga szybkiej obróbki. Dane zadane do wykonania w M instruk¬ cjach, moze zawierac np. R instrukcji do przetworzenia szybkiego i L instrukcji do przetwo¬ rzenia wolnego, tzn. w rytmie cyklu obróbki rejestratorów. Mamy wiec M = R + L.By uzyskac maksymalna korzysc z obróbki rejestra/fcorów urzadzenia adresowania wedlug wynalazku waznym jest optymalizowanie stosunku R/L, a wiec wybór wlasciwej instrukcji do przetworzenia wolnego i instrukcji do przetworzenia szybkiego.Dla zespolu rejestratorów zawierajacych np. N = 256 rejestratorów ramka zawiera N przedzialów czasu i np. n = 64 przedzialów dodatkowych o tym samym czasie trwania co prze¬ dzialy czasowe. Ramka np, 10 milisekundowa jest podzielona na 320 identyczne 31, 25 usek. przedzialy. Jest wiec w tym przykladzie przedzial dodatkowy po czterech przedzialach czasu zwiazanych z rejestratorami. Obliczenia wskazuja, ze dla sredniego stosunku zajecia prze¬ dzialów dodatkowych 0,8 zysk sredni w czasie rzeczywistym obróbki jest równy 12 w stosunku do rejestratora wielokrotnego, obslugiwanego regularnie co 8 msek., jak to jest w przypadku znanych juz sposobów przetwarzania. By osiagnac ten zysl stosunek R/L powinien pozostawac134 858 3 mniejszy od 0,15* Powyzej tej wartosci liczba rejestratorów zadajacych obslugi szybkiej bardzo wzrasta, a zysk maleje.Przed przystapieniem do opisu przykladu realizacji urzadzenia adresowania wedlug wyna¬ lazku przedstawione zostanie po krotce biprogramowanie. Programowanie zostalo przedstawione we francuskim opisie patentowym nr 2 359 563 dotyczacym centrali o komutacji czasowej. Czas obróbki rejestratora, który wynosi 31925 /isek. jest podzielony na odcinki elementarne/u , ja^ . •Al31» Dla kazdego rejestratora mozliwe sa trzy typy obróbki: PROLENT, SIMPRO i BIPRO.PROLENT: Programowanie wolne.Jedna instrukcja jest przetwarzana w czasie^ -yu..c« Dzialanie bloku obliczen jest zabronione w czasieyu-^ - /i^• Adres instrukcji dla przetworzenia znajduje sie w pierwszym slowie rejestratora /slowo zerowe/. Ten sposób dzialania jest rzadko wykorzystywany.SIMPRO: Programowanie proste.Wykonywane sa dwie kolejne instrukcje tego samego programu, jedna w czasie/i - M druga w czasie ^i^ - yu-1 • Adres instrukcji do wykonania znajduje sie zawsze w slowie zerowym rejestratora.BIPRO: Biprogramowanie.Wykonuje sie synchronicznie dwa równolegle programy, np. jeden otrzymuje numeracje po¬ chodzaca od zadanego abonenta, podczas gdy inny program przesyla te numeracje do innej centrali.Pierwszy program: instrukcja jest wykonywana w czasie /u - /u-e, adres instrukcji znajduje sie w slowie 0 rejestratora.Drugi program: instrukcja jest wykonywana w czasie /u^ "A^-i* adres instrukcji jest w slowie 32 rejestratora.Podczas wykonywania pierwszej instrukcji, gdy dokonuje sie obróbka rejestratora w pamieci buforowej na podstawie stanu bitów 45 i 46 okreslany jest rodzaj przetwarzania, który ma byc zastosowany w czasie yu^ - A^i t zgodnie z ponizsza tabela: Typy obrdbki ,' bit 45 ! bit 46 i 1 . = i PROLENT i 1 i 0 lub 1 ! SIMPRO j 0 { 1 i BIPRO | 0 i 0 W czasie pewnych przetwarzan dokonywanych systemem BIPRO moze byc pozadane, by program przebiegal szybko, a inny wolno. Na przyklad program szybki wykonuje operacje tlumaczenia na pierwszych odebranych od zadajacego cyfrach, podczas gdy drugi program wykonuje dalej wolno, tzn. cykliczne przyjmowanie innych cyfr. Ten drugi program powinien koniecznie odby¬ wac sie wolno, poniewaz powinien kalibrowac impulsy w stosunku do swego cyklu obróbki, który wynosi 10 msek. Z tego wynika, ze pamiec urzadzenia adresowania wedlug wynalazku posiada 2 bity na numer rejestratora. Jeden z nich jest zapisywany zawartoscia bitu 47 pierwszej instrukcji, a do drugiego zapisywana jest zawartosc bitu 47 drugiej instrukcji.Gdy program wykonywany jest w systemie SIMPRO do tych dwóch bitów jest wpisywana sys¬ tematycznie wartosc 1^jesli jedna z dwóch instrukcji ma wartosc bitu 47 równa 1. Gdy program wykonywany jest w systemie PROLENT dwa bity pamieci przybieraja systematycznie te sama wartosc, Przy odczytywaniu pamieci, w trakcie przetwarzania podczas dodatkowego czasu ramki, te dwa bity sa sprawdzane: jeden dopuszcza do dzialania bloku obliczen w fazie z przetwarzaniem w podstawowych odcinkach czasowych fixQ - /^c* a drugi - w podstawowych odcinkach czasowych ^16 " /*31- Przedmiot wynalazku jest blizej objasniony w przykladzie wykonania na rysunku, na którym fig. 1 przedstawia urzadzenie obróbki rejestratorów zwiazane z urzadzeniem adresowania wedlug wynalazku, fig. 2 - schemat blokowy urzadzenia adresowania, a fig. 3 przedstawia wykresy czasowe sygnalów uzywanych w urzadzeniu adresowania.4 134 858 Na fig. 1 przedstawiono urzadzenie adresowania 1 wedlug wynalazku polaczone z urzadzeniem obróbki rejestratorów 2.Urzadzenie obróbki rejestratorów 2, które nie jest objete rozwiazaniem wedlug wynalazku, jest znanego typu, np. typu opisanego we francuskim opisie patentowym nr 2 359 563. Urzadzenie obróbki rejestratorów 2, przedstawione schematycznie, zabiera: obwód przeliczajacy 3, zespól rejestratorów 4, który jest zasadniczo blokiem pamieci zawierajacym np, 256 stref pamieci o 64 slowach kazda. Kazda strefa pamieci odpowiada jednemu rejestratorowi, dwom pamieciom buforo¬ wym 5 i 6 i obwodowi odczytu 7. Urzadzenie adresowania 1 jest polaczone z zespolem rejestra¬ torów 4 poprzez linie odczytu 16 i linie zapisu 15.Kazda pamiec buforowa jest polaczona z wyjsciem zespolu rejestratorów 4 i z dwukierun¬ kowa szyna informacyjna 8, z która polaczona jest równiez nieprzedstawiona pamiec mikroin- strukcji. Kazda pamiec buforowa jest polaczona z linia sterowania adresowania 10 i z obwodem adresowania przestrzennego 12 poprzez linie 13.Obwód przeliczajacy 3 jest równiez polaczony z pamieciami buforowymi 5 i 6 szyna informa- cyjna8.0bwód przeliczajacy 3 jest polaczony z urzadzeniem adresowania 1 przewodem blokady 11.Wyjscie pamieci instrukcji 9 jest polaczone z urzadzeniem adresowania 1 przewodem znacz¬ nikowym 14.W urzadzeniu obróbki rejestratorów 2 pamieci buforowe 5 i 6 sa na przemian: jedna odczy¬ tywana/zapisywana a zawartosc innej jest przetwarzana. Uzyskuje sie to dzieki sygnalowi adresowania podawanemu na linie sterowania adresowaniem 10. Sygnal ten o okresie 62,5 yusek. ma w czasie 62,5 /isek. ma w czasie 31,25 /asek. wartosc 1 a podczas 31,25 yusek* wartosc 0.Gdy pamiec buforowa jest w trakcie odczytu/zapisu mówi sie, ze jest ona adresowana cza¬ sowo, a gdy jej zawartosc jest przetwarzana mówi sie, ze jest adresowana przestrzennie. To wlasnie sygnal adresowania steruje przejsciem z adresowania czasowego do adresowania przes¬ trzennego i odwrotnie. Adresowanie przestrzenne pamieci buforowych 5 i 6 jest dokonywane przez obwód adresowania przestrzennego 12, polaczonego linia 13 z pamieciami buforowymi 5 i 6.Fig. 2 przedstawia urzadzenie adresowania 1 z fig. 1. Licznik przeszukujacy 20 odbiera z elementu I 21 sygnal przeszukiwania HR. Jedno z wejsc elementu I 21 jest polaczone z wyjs¬ ciem zegara 22, wysylajacego sygnal zegarowy H. Do zegara 22 doprowadzany jest sygnal inicju¬ jacy INIT i. sygnal zapisu CRW. Zejer 22 uruchamiany jest sygnalem INIT, a blokowany jest na czas odpowiadajacy kazdemu sygnalowi zapisu CRW. Sygnal zegarowy H sklada sie z ciagu impul¬ sów. Kazdy ciag zawiera 256 impulsów, które sa wysylane w czasie mniejszym od trzech prze¬ dzialów czasu ramki, a wiec mniejszym od 93,75 yusek. Wyjscie licznika przeszukujacego 20 jest polaczone z wejsciem pierwszego multipleksera 24 i z pierwszym wejsciem drugiego multi¬ pleksera 25» Licznik rejestratorów 26 odbiera, co 31,25 /isek., na swym wejsciu sygnal prze¬ suniecia HL, a jego wyjscie jest polaczone z drugim wejsciem drugiego multipleksera 25. Wyjs¬ cie drugiego multipleksera 25 jest polaczone z jednym z wejsc elementu I 27, na którego drugie wejscie podawany jest sygnal czasu podstawowego yu , który jest pierwszym sygnalem przetwarzania rejestratora. Wyjscie elementu I 27 jest polaczone z pierwszym rejestrem 28, którego wyjscie jest polaczone z zespolem rejestratorów 4, z fig. 1, linia odczytu 16 i z jednym z wejsc elementu I 29, na którego inne wejscie podawany jest sygnal czasu podsta¬ wowego yuQ. Wyjscie elementu I 29 jest polaczone z drugim rejestrem 30, którego wyjscie jest polaczone z drugim wejsciem pierwszego multipleksera 24 i z wejsciem elementu I 31 * na którego drugie wejscie podawany jest sygnal czasu podstawowego yu . Wyjscie elementu I 31 jest polaczone z trzecim rejestrem 32, którego wyjscie jest polaczone z zespolem rejestra¬ torów 4, fig. t, przewodem zapisu 15.Pierwszy multiplekser 24 sterowany jest sygnalem zapisu CHW, który gdy ma wartosc 1 kieruje na wyjscie multipleksera adres wysylany przez drugi rejestr 30, a który, gdy ma wartosc 0, kieruje na wyjscie adresy wysylane przez licznik przeszukujacy 20.Drugi multiplekser 25 jest sterowany sygnalem przeslania ST, który gdy ma wartosc 1 w czasie 31,25 yusek, kieruje na jego wyjscie adres z wyjscia licznika przeszukujacego 20, a który gdy ma wartosc 0, w czasie czterech przedzialów czasu czyli 4 x 31,25 = 125 /usek.n kieruje na jego wyjscie adresy wysylane przez licznik rejestrów 26.134 858 5 Do pamieci 33 o pojemnosci 256 slów dwubitowych, podawane sa informacje dotyczace rejestratorów, które wymagaja szybkiej obróbki. Informacje te sa przesylane z pamieci ins¬ trukcji 9, fig. 1 przewodem znacznikowym 14. Obwód edresowania 34 pamieci 33 jest polaczony z wyjsciem pierwszego multipleksera 24. Dwa elementy I 36 i 35 maja po jednym wejsciu polaczonym z przewodem znacznikowym 14. Na drugie wejscie elementu I 35 podawany jest pierw¬ szy sygnal znacznikowy TW1• Na drugie wejscie elementu I 36 podawany jest drugi sygnal znacznikowy TW2. Kazdy z elementów I 35, 36 pozwala zapisac bit"w slowie pamieci 33« Z wyjscia pamieci 33 kazdy bit jest podawany na wejscie elementu LUB 37, którego wyj¬ scie jest polaczone z przerzutnikiem samopodtrzymujacym sie 38, sterowanym sygnalem zegaro¬ wym HR1, który jest sygnalem przeszukiwania HR opóznionym po to, by uwzglednic ustabilizowany stan pamieci 33 po zwiekszeniu zawartosci licznika przeszukujacego. Przerzutnik 38 jest zerowany sygnalem inicjujacym INIT.Wyjscie przerzutnika 38 jest polaczone poprzez inwerter 39 z drugim wejsciem elementu I 21 i z wejsciem elementu I 23, na który podawany jest tez sygnal zerujacy RZ. Wyjscie elementu I 23 jest polaczone z wejsciem zerujacym licznika przeszukujacego 20• Wyjscie pamieci 33 odpowiadajace bitom zapisanym na rozkaz pierwszego sygnalu znacz¬ nikowego TW1 jest polaczone poprzez inwerter 42 z przerzutnikiem 40, sterowanym pierwszym sygnalem próbkujacym ECH1. Wyjscie pamieci 33 odpowiadajace bitom zapisanym na rozkaz drugie¬ go sygnalu znacznikowego TW2 jest polaczone poprzez inwerter 43 z przerzutnikiem 41, stero¬ wanym drugim sygnalem próbkujacym ECH2. Wyjscie przerzutnika 40 jest polaczone z wejsciem elementu LUB 46, a wyjscie przerzutnika 41 jest polaczone z drugim wejsciem elementu LUB 46.Wyjscie elementu LUB 46 jest polaczone z blokiem przeliczajacym 3 /fig. 1/ przewodem blokady 11. Wejscie zerujace przerzutnika 40 jest polaczone z wyjsciem elementu LUB 44, a wejscie zerujace przerzutnika 41 jest polaczone z wyjsciem elementu LUB 45• Wejscie kazdego z ele¬ mentów LUB 44 i 45 jest polaczone z wyjsciem inwertera 47, na którego wejscie jest podawany sygnal przedzialów szybkich ITRA, pozostajacy w fazie z przedzialem czasów dodatkowych ramki i o tym samym czasie trwania. Na drugie wejscie elementu LUB 44 podawany jest sygnal zeru¬ jacy RZ1 a na drugie wejscie elementu LUB 45 podawany jest sygnal zerujacy RZ2.Na fig. 3 sa przedstawione wykresy czasowe sygnalów wystepujacych w urzadzeniu adreso¬ wania. Ramka TR odpowiada adresom wysylanym przez drugi rejestr 30. Dla wyjasnienia dzialania urzadzenia adresowania przyjmuje sie, ze zespól rejestratorów 4 zawiera 256 rejestratorów i ze kazdy rejestrator jest odczytywany w czasie 31,25 yusek. Rejestratory sa zapisywane i ich zawartosc przetwarzania na przemian w pamieciach buforowych 5 i 6. Kazdy rejestrator jest obslugiwany w czasie 31,25 /usek. Jasnym jest, ze w trakcie przetwarzania zawartosc rejestratora jest przeslana z zespolu rejestratorów 4 w pamieci buforowej 31,25 yusek. wczesniej. W rzeczywistosci przeslanie nastepuje wtedy, gdy adres rejestratora znajduje sie na wyjsciu pierwszego rejestru 28, a przetwarzanie gdy ten sam adres znajduje sie na wyjsciu drugiego rejestru 30.Licznik rejestratorów 26, którego zawartosc wzrasta w rytmie sygnalu przesuniecia HL, wysyla kolejno adresy rejestratorów. Na fig. 3 oznaczono przez ITo, IT1, IT2, IT3, •••• przedzialy czasu ramki TR zwiazane z rejestratorami Eo, E1, E2, E3, a przez ITX, ITX1 dodat¬ kowe przedzialy czasu. Ramka TR odpowiada adresom 0, 1, 2, 3, Xo, 4, 5, 6, 7, X1, 8 , wystepujacym na wyjsciu drugiego rejestru 30. Adresy 0, 1, 2, 3, 4.«.« wysylane przez licznik rejestratorów wystapia na wyjsciu drugiego multipleksera 25 gdy tylko sygnal przeslania ST ma wartosc 0. Ten sygnal trwajacy 31,25 mikrosekund ma wartosc 1 po czterech adresach wysylanych przez licznik rejestratorów. Na fig. 2 ten sygnal ma wiec wartosc 1 w czasie przedzialu czasu, który poprzedza kazdy przedzial dodatkowy czasu ITXo, ITX1....Sygnal inicjujacy INIT jest impulsem wysylanym przy koncu kazdego dodatkowego przedzialu czasu. Sygnal zerujacy RZ, podawany do licznika przeszukujacego 20 poprzez element I 23 jest impulsem wysylanym po czasie odpowiadajacym czasowi potrzebnemu zegarowi 22 na wysla¬ nie 256 impulsów. Ten zerujacy sygnal powinien równiez byc wysylany przed poczatkiem6 134 858 czwartego przedzialu czasowego ramki TR. Sygnal RZ jest podawany do licznika przeszukujacego 20 przy koncu przeszukiwania tylko wtedy, jesli to przeszukiwanie dalo wynik negatywny.Nalezy zwrócic uwage, ze sygnal przesuniecia jest blokowany, gdy pojawil sie sygnal przes¬ laniania ST. Licznik rejestratorów 26 powinin byc" w efekcie zatrzymany, gdy adres licznika przeszukujacego 20 zostanie uwzgledniony przez drugi multiplekser 25* Rejestrator Bo jest zarezerwowany do sprawdzania poprawnosci dzialania centrali i zawartosc jego wynosi zawsze zero po przetworzeniu, poniewaz wykonuje on zawsze te sama instrukcje, która konczy sie zawsze wymazaniem z pamieci. Rejestrator Eo jest wiec zawsze obslugiwany cyklicznie, ale moze byc adresowany w przedziale dodatkowych czasów, jesli zaden z innych rejestratorów nie wymaga szybkiej obróbki. W tym przypadku nie wykony- wane jest zadne przetwarzanie zawartosci rejestratora Eo. Bit 47 instrukcji ma wiec zawsze wartosc 0, poniewaz ten rejestrator nie wymaga nigdy przetwarzania szybkiego.Urzadzenie adresowania dziala nastepujaco, przy zalozeniu jak to pokazano na fig. 3, ze mamy poczatek ramki TR, której kolejne adresy sa wysylane przez drugi rejestr 30. Licznik rejestratorów 26 wysyla adres 1 rejestratora 21, sygnal inicjujacy INIT zeruje przerzutnik 38, a inwerter 39 wysyla sygnal o wartosci 1 do elementu I 21. W tym samym czasie zaczyna pracowac zegar 22 i sygnal zegarowy H przez element I 21 podawany jest do licznika przeszu¬ kujacego 20, który ponownie rozpoczyna zliczanie od wartosci, przy której zostal zatrzymany.Adresy, które wysyla sa podawane poprzez pierwszy multiplekser 24 do obwodu adresowania 34 pamieci 33* a to powoduje odczyt. 0 ile dwa bity kazdego slowa pamieci maja wartosc 0 sygnal wyjsciowy elementu LUB 37 jest zerowy, przerzutnik 38 na wyjsciu ma poziom zerowy, a sygnal wyjsciowy inwertera 39 ma wartosc 1. Adres 1 wysylany przez licznik rejestratorów 26 jest podawany za posrednictwem drugiego multipleksera 25 do pierwszego rejestru 28. '.'/ystepuje on równiez na linii odczytu 16. Ten sygnal adresowy powoduje przeslanie zawartosci rejestratora El zespolu rejestratorów 4 w pamieci buforowej, np. 5, jesli sygnal wystepujacy w linii sterowania adresowaniem 10 zezwala na dokonanie zapisu. Gdy licznik rejestratorów 26 wysyla adres 1, jest on przesylany do pierwszego rejestru 28, a adres 0 jest przesylany z pierwszego rejestru 28 do drugiego rejestru 30, którego wyjscie jest polaczone z pierwszym multiplekserem 24.Zawsze w momencie odpowiadajacym sygnalowi inicjujacemu INIT zawartosc rejestratora Eo znajduje sie w pamieci buforowej 6, a sygnal na linii sterowania 10 zezwala na obsluge rejestratora Eo. Gdy pamiec buforowa 6 znajduje sie w fazie przetwarzania, slowo zerowe rejestratora Eo jest odczytywane w czasie podstawowym /uQ, a zawiera ono adres instrukcji, która nalezy odczytac z pamieci instrukcji 9.Przy odczycie bit 47 tej instrukcji, jesli ira wartosc 0, jest podawany przewodem znacznikowym 14 do elementu I 35 i 36 i wpisywany do dwóch bitów pamieci w czasie pojawie¬ nia sie sygnalów TW1 i T7/2, odpowiadajacych sygnalowi zapisu CRW, który potwierdza sygnal pierwszego multipleksera 24, zezwalajacy adresowanie pamieci 33 adresem 0, odpowiadajacym rejestratorowi Eo a wysylanym przez drugi rejestr 30.Uogólniajac mozna stwierdzic, ze w czasie odpowiadajacym obróbce rejestratora, które¬ go adres wystepuje na wyjsciu drugiego rejestru 30 miny cwa impulsy sygnalu zapisu CRW.Pierwszy odpowiada instrukcji adresowanej w czasie podstawowym yuQ a drugi instrukcji adresowanej w czasie podstawowym yu^g* W przypadku programu prostego, SIMPRO, gdy niezbedne sa dwie instrukcje tego samego programu zapisuje sie dwie komórki pamieci ta sama wartoscia zaleznie od wartosci bitu 47 drugiej instrukcji. W przypadku programu wolnego, PROLENT, nie zachodzi przypadek czytania w czasie podstawowym pi+s i w konsekwencji bit pamieci 33, od¬ powiadajacy elementowi I 36 ma wartosc 0 dla rozpatrywanego rejestratora. W przypadku biprogramowania, BIPRO, bity 47 dwóch instrukcji adresowanych przez obrabiany rejestrator maja wartosci 0 lub 1, lecz te wartosci nie sa ze soba zwiazane.Impulsy sygnalu zapisu CRW blokuja w czasie ich trwania zegar 22 i dopuszczaja do adresowania pamieci 33 poprzez pierwszy multiplekser 24 adresem wystepujacym na wyjsciu134 858 7 drugiego rejestru 30, Pamiec 33 jest zaadresowana, element I 35 przepuszcza sygnal, dzieki pierwszemu sygnalowi znacznikowemu T',Y1f a element I 36 przepuszcza sygnal dzieki drugiemu sygnalowi znacznikowemu TW2. Pierwszy sygnal znacznikowy TW1 pozwala wpisac dc paoieci 33 bit 47 odpowiadajacy instrukcji adresowanej w czasie podstawowym /u • Drugi sygnal znacz¬ nikowy TW2 pozwala wpisac do pamieci 33 bit 47 odpowiadajacy instrukcji adresowanej w czasie podstawowym AUg* Gdy licznik rejestratorów 26 wysyla adres 2, to adres ten jest wpisywany do pierwsze¬ go rejestru 28, adres 1 jest przesylany z pierwszego rejestru 28 do drugiego rejestru 30, a adres 0 jest przesylany z drugiego rejestru 30 do trzeciego rejestru 32. Adres 0 pojawia sie wiec na linii zapisu 15. Gdy do pamieci buforowej dokonywany jest zapis, jest ona równo¬ czesnie i odczytywana po to, by wpisac jej zawartosc do zespolu rejestratorów 4 pod adresem odpowiadajacym rejestratorowi, którego zawartosc byla przetwarzana we wspomnianej pamieci buforowej• Mamy wiec w przedstawionym przypadku odczyt z zespolu rejestratorów 4 zawartosci rejestratora E2, którego adres 2 wystepuje na linii odczytu 16. Zawartosc ta jest wpisywana do pamieci buforowej 6. Mamy równiez zapis do zespolu rejestratorów 4 na miejscu zarezerwo¬ wanym dla rejestratora Eo zawartosci pamieci buforowej 6. Zespól rejestratorów 4 jest adre¬ sowany w trakcie zapisu adresem 0, wystepujacym na linii zapisu 15 tzn. adresem rejestra¬ tora Eo.Nastepnie licznik rejestratora 26 wysyla adres 3, który jest przesylany do pierwszego rejestru 28. Adres 2 jest przesylany z pierwszego rejestru 28 do drugiego rejestru 30, a adres 1 jest przesylany do trzeciego rejestru 32. Zawartosc rejestratora E3 jest przesylana do pamieci buforowej 5 w tyra samym czasie, gdy pamiec buforowa 5 jest odczytywana celem wpisa¬ nia jej zawartosci w rejestratorze E1. Rejestrator E2, którego zawartosc znajduje sie w pamieci buforowej 6 znajduje sie w fazie przetwarzania.Poniewaz nie ma sygnalu przesuniecia HL podawanego do licznika rejestratorów 26 po 31,25 yusek,, gdy ten ostatni wysle adres 3, licznik rejestratorów 26 zostanie zablokowany, ale sygnal przeslania ST jest podawany do drugiego multipleksera 25. Adres ten wysylany przez licznik przeszukujacy zostaje przeslany do pierwszego rejestru 28. Na fig. 3 /wykres syg¬ nalu HR/ zalozono, ze licznik przeszukujacy zaliczyl 256 impulsów i zaden rejestrator nie zazadal szybkiego przetworzenia.Zalozono równiez, ze rejestrator odpowiadajacy adresowi wysylanemu przez licznik przeszukujacy 20, który zostal zatrzymany przy pojawieniu sie sygnalu przeslania ST, ponie¬ waz zegar 22 wysyla tylko 256 sygnalów, nie wymaga szybkiej obróbki. W efekcie 2 bity na wyjsciu pamieci 33 maja wartosc 0. Sygnal na wyjsciu inwertera 39 ma wartosc 1 i gdy sygnal zerujacy RZ podany jest do elementu I 23 licznik przeszukujacy 20 jest zerowany i wysyla adres 0, który odpowiada rejestratorowi Eo.Tak wiec adres 0 jest przesylany do pierwszego rejestru 28, gdy sygnal przeniesienia jest podawany do drugiego multipleksera 25* Adres 3 jest przesylany z pierwszego rejestru 28 do drugiego rejestru 30, a adres 2 jest przesylany z drugiego rejestru 30 do trzeciego rejestru 32. Zawartosc rejestratora Eo jest przesylana do pamieci buforowej 6, która jest równiez odczytywana po to, by jej zawartosc wpisac do rejestratora E2. Rejestrator E3, którego zawartosc znajduje sie w pamieci buforowej 5, jest w trakcie obróbki.Nastepnie licznik rejestratorów 26 ponawia zliczanie. Gdy wygeneruje adres 4, adres 0 odpowiadajacy rejestratorowi Eo jest wysylany przez drugi rejestr 30. Rejestrator So, którego zawartosc znajduje sie w pamieci buforowej 6 znajduje sie w fazie przetwarzania podczas przedzialu czasu dodatkowego ITX0 ramki TR. Dwa bity pamieci 33 maja wartosc 0 i poprzez inwertery 42, 43 sa wpisywane odpowiednio do przerzutników 40 i 41 pierwszym i drugim sygnalem próbkujacym ECH1 i ECH2 w czasie przedzialu czasu dodatkowego ITZO.Przerzutniki te byly zerowane ciagle, poniewaz inwerter 47 wysyla sygnal o wartosci 1, sygnal ITRA sam ma wartosc 0 z wyjatkiem czasu odpowiadajacego przedzialowi czasu dodatko-8 134 858 wego. Element LUB 46 odbiera sygnal o wartosci 1 z przerzutnika 40, nastepnie przerzutnik 41 wysyla sygnal o wartosci 1 przewodem blokady 11, blokujac tym blok przeliczen 32 z fig. 1, co uniemozliwia obróbke rejestratora Eo.Gdy licznik rejestratorów 26 wysyla adres 5 sygnal inicjujacy INIT pobudza do dzialania zegar 22 i licznik przeszukujacy 20 zaczyna liczyc od zera. Zalozono /fig. 3/ taki sygnal HR, ze licznik przeszukujacy byl zatrzymany w trakcie liczenia, w nastepstwie wykrycia rejestrato¬ ra zadajacego szybkiego przetworzenia, np. byl to rejestrator E2. Zatrzymanie licznika prze¬ szukujacego 20 dokonalo sie nastepujaco: gdy pamiec 33 jest adresowana przez licznik prze¬ szukujacy 20 dwa bity kazdego slowa sa odczytywane i podawane do elementu LUB 37. Gdy tylko jeden z bitów ma wartosc 1, przerzutnik 38 ustawia sie /wyjscie ma wartosc 1/, a sygnal wysy¬ lany przez inwerter 39 przyjmuje wartosc 0 co blokuje element I 21 i zatrzymuje zliczanie.Licznik przeszukujacy jest wiec zatrzymany na wartosci 2 co jest adresem rejestratora E2.Sygnal zerujacy RZ nie dziala, poniewaz sygnal wysylany przez inwerter 39 ma wartosc 0. Nie dochodzi wiec do zerowania licznika przeszukujacego 20. Adres 2 jest podawany, poprzez drugi multiplekser 25, do pierwszego rejestru 28 na skutek sygnalu ST. Gdy licznik rejestratorów 26 wysle adres 8, adres 2 jest przesylany do drugiego rejestru 30*a zawartosc rejestratora E2 jest przetwarzana w przedziale czasu dodatkowego ITX1• Gdy do drugiego rejestru 30 zostal poslany adres 2 wystapi on na wejsciu pierwszego multipleksera 24, polaczonego z wyjsciem drugiego rejestru. Adres ten jest wysylany do obwodu adresowania 34 w czasie gdy sygnal zapisu CRW osiaga wartosc dodatnia^co pozwala wpisac do pamieci 33 dwa bity 47-me adresowanych instrukcji przez rejestrator E2t bedacy w trakcie obróbki. Ponadto na poczatku przedzialu czasu dodatkowego ITX1 wartosc bitu pamieci 33, odpo¬ wiadajacego elementowi I 35 jest wpisywana, poprzez inwerter 42, do przerzutnika 40 pierwszym sygnalem próbkujacym ECH1 przed wpisaniem do pamieci nowej wartosci. Tak samo wartosc bitu pamieci 33 odpowiadajacego elementowi I 36 jest wpisywana poprzez inwerter 43, do przerzutni¬ ka 41 drugim sygnalem próbkujacym ECH2 przed wpisaniem do pamieci nowej wartosci.Jesli odpowiadajacy elementowi logicznemu 35 wysylany bit pamieci 33 ma wartosc 1^ blok przeliczajacy nie jest blokowany w czasie przedzialu zawartego miedzy yu a /u1c-. Jesli odpowiadajacy elementowi logicznemu 36 wysylany bit pamieci 33 ma wartosc 1, blok przelicza¬ jacy nie jest blokowany w czasie przedzialu zawartego miedzy yu-g a /u^-. Widac wiec, ze jedna instrukcja moze dopuszczac do pracy blok przeliczajacy 3f a inna moze go blokowac, jesli przetwarzanie jest typu biprogramowego np. BIPRO.W czasie przetwarzania cyklicznego rejestratorów przerzutniki 40 i 41 nie uwzgledniaja bitów wysylanych z pamieci 33 zarówno w fazie przeszukiwania rejestratora zadajacego przetwa¬ rzania szybkiego jak i wtedy, gdy licznik przeszukujacy 20 zostal zatrzymany po znalezieniu rejestratora wymagajacego szybkiej obróbki. W rezultacie pierwszy i drugi sygnal próbkujacy ECH1 i ECH2 pozwalaja uwzglednic wartosc bitów z wyjscia pamieci 33 tylko podczas obróbki rejestratora w czasie przedzialu czasu dodatkowego ITX0, ITX1, ITX2 Przerzutniki 40 i 41 sa utrzymywane ciagle w stanie wyzerowanym przez sygnal przedzialu czasu dodatkowego ITRA. Zauwazyc nalezy równiez, ze w przedziale czasu dodatkowego ramki kazdy przerzutnik jest zerowany sygnalem zerujacym RZ1 lub RZ2. Tak wiec przerzutnik 40, jesli jego wyjscie mialo wartosc 1, jest zerowany gdy na przerzutnik 41 podawany jest drugi sygnal próbku¬ jacy ECH2. To w koncu pozwala sygnalowi na przewodzie blokady 11 przyjac wartosc wymagana do umozliwienia lub zabronienia pracy bloku przeliczajacego w zaleznosci od wartosci kazdego bitu wysylanego przez pamiec 33» Drugi sygnal zerujacy RZ2 oddzialywuje przy koncu przedzialu czasu dodatkowego.W powyzszym opisie przykladu realizacji urzadzenia adresowania zalozono, ze ramka TR zawiera przedzial czasu dodatkowego ITX0, ITX1.... po czterech przedzialach czasu. Oczywiscie mozliwe jest wprowadzenie czasu dodatkowo po m przedzialach czasu. Uzyskuje sie to latwo zmieniajac czestotliwosc sygnalu przesylajacego, poniewaz wprowadzenie przedzialów czasów dodatkowych do ramki jest dokonywane, gdy sygnal przeslania ST jest podawany na drugi134 858 9 multiplekser 25 tak, by przeslac adres bedacy na wyjsciu licznika przeszukujacego 20, za¬ trzymanego po wykryciu rejestratora wynegajacego przetworzenia szybkiego, jak to wyzej wyjasnione. Jest jasne patrzac na fig. 3, ze licznik przeszukujacy 20 powinien zakonczyc przeszukiwanie w czasie krótszym od m-1 przedzialów czasu tak, by byl rzeczywiscie zatrzy¬ many, gdy sygnal przeslania ST jest podany do drugiego multipleksera 25» Ramka TR z fig. 3 jest identyczna z ramka na wyjsciu drugiego multipleksera 25, wiec i na wyjsciu pierwszego rejestru 28, ale opózniona w czasie o przedzial w stosunku do niej, poniewaz ramka TR przed¬ stawiona na fig. 3 jest ta, która pojawia sie na wyjsciu drugiego rejestru 30.Zastrzezenia patentowe 1. Urzadzenie adresowania zespolu rejestratorów centrali telefonicznej, przy czym zespól rejestratorów zawiera liczbe N rejestratorów i stanowi czesc urzadzenia obróbki rejestratorów, a urzadzenie adresowania zawiera licznik rejestratorów oraz pierwszy, drugi i trzeci rejestr zestawione szeregowo, przy czym pierwszy rejestr jest polaczony poprzez linie odczytu z zespolem rejestratorów, a trzeci rejestr jest polaczony z tym zespolem rejestratorów poprzez linie zapisu, znamiennetym, ze zawiera pamiec /33/ N-slów dwubitowych, zegar /22/, licznik przeszukujacy /20/, pierwszy multiplekser /24/ majacy pierwsze wejscie polaczone z licznikiem przeszukujacym /20/, drugie wejscie polaczone z wyjsciem drugiego rejestru /30/, a wyjscie polaczone z obwodem adresowania /34/ pamieci /33/, drugi multiplekser /25/ z pierwszym wejsciem polaczonym z licznikiem przeszukujacym /20/, drugim wejsciem polaczonym z licznikiem rejestratorów /26/ oraz wyjsciem polaczonym z pierwszym rejestrem /28/% przy czym sygnal zapisu /CRW/ jest podawany na wejscie potwierdzaja¬ ce pierwszego multipleksera /24/, sygnal przeslania /ST/ jest podawany na wejscie potwier¬ dzajace drugiego multipleksera /25/, a ponadto pamiec /33/ jest polaczona na wejsciu z pa¬ miecia instrukcji /9/ urzadzenia obróbki rejestratorów /2/, licznik przeszukujacy /20/ jest polaczony z wyjsciem elementu I /21/ majacego jedno wejscie polaczone z wyjsciem zegara /22/, a drugie wejscie polaczone poprzez inwerter /39/ z wyjsciem przerzutnika /38/f przy czyr: przerzutnik /38/ ma wejscie polaczone z wyjsciem elementu LUB /37/, którego jedno wejscie jest polaczone z pierwszym wyjsciem pamieci /33/, a drugie wejscie polaczone jest z drugim wyjsciem pamieci /33/ i kazde z tych wyjsc pamieci odpowiada jednemu bitowi slowa. 2. Urzadzenie wedlug zastrz. 1, znamienne tym, ze zegar /22/ ma jedno wejs¬ cie sterujace, do którego doprowadzany jest sygnal inicjujacy /IITIT/, oraz drugie wejscie sterujace, do którego doprowadzany jest sygnal zapisu /CRW/. 3. Urzadzenie wedlug zastrz. 1, znamienne tyra, ze licznik przeszukujacy /20/ ma wejscie zerujace polaczone z wyjsciem elementu I /23/ majacego jedno wejscie, do którego doprowadzany jest sygnal zerujacy /RZ/ i drugie wejscie polaczone z inwerterem /39/« 4. Urzadzenie wedlug zastrz. 1, znamienne tym, ze kazde wyjscie pamieci /33/ odpowiadajace jednemu bitowi slowa jest polaczone poprzez inwerter /42, 43/ z prze- rzutnikiem /40, 41/, przy czym kazdy przerzutnik ma wejscie sterujace, do którego doprowa¬ dzany jest sygnal próbkujacy /ECH1, ECH2/ i kazdy przerzutnik /40, 41/ jest polaczony na wyjsciu z blokiem przeliczajacym /3/ urzadzenia obróbki rejestratorów /2/.134 358134 858 co co _j t_ c "Y CV* CO rH\ LO ^ ro r*j co CNJ LO Ol 78 ^ 7 "7 r-j134 858 i CO LT co u. 4 J L en cvi i i ^ \ *- <* ^ co ^ ^ C-M I I I = s s ^ a <_ c_ cc: en Pracownia Poligraficzna UP PRL. Naklad 100 egz.Cena 100 zl PL PL