Przedmiotem wynalazku jest rejestrator cyfrowy o zmiennym programie dzialania przezna- ozony do kontroli parametrów procesów technologicznych.Dotychczas stosowane sa w technice cyfrowej rejestratory cyfrowe o stalym programie dzialania lub uniwersalne maszyny cyfrowe. Rejestratory cyfrowe o stalym programie dzialania maja znacznie rozbudowana i skomplikowana strukture urzadzeniowa bez mozliwosci modyfikacji programu dzialania• Oznacza to, ze praktycznie dla kazdego zastosowania nalezy przekonstruo¬ wac w znacznym stopniu strukture rejestratora i dostosowac ja kazdorazowo do istniejacych potrzeb programowych. Uniwersalne maszyny cyfrowe stosowane obecnie do kontroli parametrów procesów technologicznych charakteryzuja sie mozliwoscia modyfikacji programu dzialania oraz elastycznoscia struktury, osiagnieta kosztem rozbudowy struktury urzadzeniowej oraz komplikacja obslugi. Wymagaja one najczesciej zatrudnienia wysoko specjalizowanych fachowców informatyków.Rejestrator cyfrowy o zmiennym programie dzialania zawiera blok arytmetryczno-sterujacy polaczony z blokami wejsciowo-wyjsciowymi za pomoca magistrali informacyjnej, linii sterowa¬ nia, linii adresowych, linii gotowosci i linii zgloszenia. Blok arytmetyczno-sterujacy za¬ wiera uklad pamieci z rejestrem adresowym i rejestrem danych, które sa polaczone z przelacz¬ nica informacyjna, której wyjscie polaczone jest z jednym wejsciem ukladu arytmetyczno -lo¬ gicznego. Blok ten posiada równiez przelacznice operacyjna z jednym wejsciem spoczynkowym, której pozostale wejscia lacza sie odpowiednio z wyjsciami trzech rejestrów operacyjnych, a której wyjscie poprzez przelacznice bitów laczy sie z drugim wejsciem ukladu arytmetryczno- logicznego. Wyjscie ukladu arytmetyczno-logicznego polaczone jest z wejsciami rejestrów operacyjnych, rejestru adresowego i rejestru danych, a ponadto z wyjsciem rejestru zgloszen i z jednym z wejsc ukladu sterowania magistrali informacyjnej. Drugie wejscie ukladu sterowa¬ nia magistrali informacyjnej laczy sie z wyjsciem dekodera funkcji* Wyjscie rejentru danych polaczone jest ponadto z wejsciami dekodera adresu i dekodera funkcji.Kazdy blok wejsciowo-wyjsciowy zawiera uklad wejscia-wyjscia magistrali informacyjnej polaczony z ukladem wejsc-wyjsc technologicznych oraz z przerzutnikiem gotowosci. Ponadto kazdy blok wejsciowo-wyjsciowy zawiera przerzutnik gotów i. przerzutnik uprawnienia, które2 129 674 lacza sie z przerzutnlkiem zgloszenia przez uklad selekcji priorytetu. Knzdy blok zawiera uklad badania gotowosci polaczony z wyjsciem przerzutnika gotów. Kazdy blok wejsciowo- wyjsciowy polaczony jest z blokiem arytmetyczno-sterujacym za posrednictwem linii adresu zgloszenia, laczacymi wyjscie przerzutnika zgloszenia z wejsciem rejestru zglonzenia, Unii" gotowosci laczacej wyjscie ukladu badania gotowosci z wejsciem rejestru gotowosci, linii adresowej, laczacej odpowiednie wyjscie dekodera adresu z odpowiadajacym mu wejsciem ukla¬ du wejscia-wyjscia magistrali informacyjnej, wejsciem przerzutnika gotów i uprawnienia oraz z wejsciem ukladu badania gotowosci, linii nterowania, laczacymi wejscie dekodera funkcji z wejsciem ukladu wejscia-wyjscia magistrali informacyjnej, wejsciem przerzutnika gotów, uprawnienia i zgloszenia, a takze z wejsciem ukladu selekcji priorytetów, magistra¬ li informacvjnej, laczacej uklad wejscia-wyjscia magistrali informacyjnej z wejsciem prze- lacznioy informacyjnej i wyjsciem ukladu sterowania magistrali informacyjnej.Uklady selekcji priorytetu poszczególnych bloków wejsciowo-wyjsciowych sa polaczone szeregowo, przy czym wyjscie bloku uprzywilejowanego stanowi wejscie podporzadkowanego bloku.Zaleta proponowanego rozwiazania jest zachowanie prostoty obslugi rejestratora stalo- programowego przy zapewnieniu mozliwosciJzmiany programu dzialania oraz elastycznej i prostej struktury urzadzeniowej.Urzadzenie wedlug wynalazku uwidoczniono w przykladowym wykonaniu na rysunku, na któ¬ rym fig. 1 przedstawia schemat blokowy urzadzenia, fig. 2 - schemat blokowy przerzutnika gotowosci, fig. 3 - schemat blokowy przerzutnika zgloszenia, a fig. 4 - schemat ideowy ukladu selekcji priorytetów.Rejestrator cyfrowy o zmiennym programie dzialania uwidoczniony na fig. 1 zawiera blok arytmetyczno-sterujacy 1 i dowolna ilosc bloków wejsciowo-wyjsciowych 2, których liczba jest ograniczona liczba wyjsc A dekodera adresu 3. Blok wejsciowo-wyjsciowy 2 za¬ wiera uklad wejscia-wyjscia magistrali informacyjnej 4, polaczony poprzez magistrale in¬ formacyjna 5 z wyjsciem ukladu sterowania magistrali informacyjnej 6 i jednym wejsciem przelacznicy informacyjnej 7. Uklad wejscia-wyjscia magistrali informacyjnej 4 polaczony jest za posrednictwem ukladu wejsc-wyjsc technologicznych 8 z obiektem technologicznym za pomoca sygnalów wyjsciowych B i wejsciowych C.Kazdy blok we jsciowo-wyjsciowy 2 wyposazony jest w przerzutnik gotowosci 9 i przerzut- nik uprawnienia 10, których wyjscia polaczone sa z wejsciem przerzutnika zgloszenia 11 za posrednictwem ukladu selekcji priorytetów 12. Ponadto wyjscie przerzutnika gotowosci 9 polaczone jest z jednym wejsciem ukladu badania gotowosci 13, którego wyjscie polaczone jest linia gotowosci 14 z rejestrem gotowosci 15 umieszczonym w bloku arytmetvczno-steru- jacym 1. Wyjscie przerzutnika zgloszenia 11 polaczone jest liniami adresu zgloszenia 16 z rejestrem adresu zgloszen 17, umieszczonym równiez w bloku arytmetyczno-sterujacym 1.Wyjscia A dekodera adresu 3 sa polaczone liniami adresowymi 18 kazda z odpowiadajacym jej wejsciem ukladu wejscia-wyjscia magistrali informacyjnej 4, wejsciem przerzutnika goto¬ wosci 9, wejsciem przerzutnika uprawnienia 10 oraz drugim wejsciem ukladu badania gotowos¬ ci 13 kazdego bloku wejsciowo-wyjsciowego 2. Wyjscia dekodera funkcji 19 bloku arytmetycz¬ no-sterujacego 1 sa polaczone liniami sterujacymi, 20 z wejsciami ukladu wejscia-wyjscia magistrali informacyjnej 4, wejsciami przerzutnika gotowosci 9 i przerzutnika uprawnienia 10, wejsciami ukladu selekcji priorytetów 12 i wejsciami przerzutnika zgloszenia 11 kazdego bloku wejsciowo-wyjsciowego 2, a ponadto z jednym z wejsc ukladu sterowania magistrali informacyjnej 6. Kazdy uklad selekcji priorytetów, 1.2 bloku wejsciowo-wyjsciowego 2 ma jed¬ no wejscie blokujace D bloku wejsciowo-wyjsciowego 2.podporzadkowanego, które jest polaczo¬ ne z wyjsciemsterujacym E uprzywilejowanego bloku wejsciowo-wyjsciowego 2.Blok arytmetyczno-sterujacy 1 zawiera uklady pamieci 21 polaczone z wyj sciem rejestru adresowego 22 oraz z jednym z wejsc i wyjsc rejestru danych 23. Wejscie rejestru danych 23 jest polaczone z wejsciem przelacznioy informacyjnej 7, wejsciem dekodera adresu 3 i wejs¬ ciem dekodera funkcji 19, natomiast wyjscie rejestru adresowego 22 jest polaczone z wejsciem129 674 3 przelacznioy informacyjnej 7. Czwarte wejscie przelacznicy informacyjnej 1 polaczone jest z wyjsciem rejestru gotowosci 15. Wejscie przelacznicy informacyjnej 7 polaczone jent z jednym wejsciem ukladu arytinetyczno-logicznego 24. Wvjscie uklndu arytmetvczno-loriczn/»£o 24 polaczone jest z wyjsciem rejestru adresu zgloszen 17, z drugim wejsciem rejentru da¬ nych 23, z wejsciem rejestru adresowego 22 oraz z wejsciami rejestrów operacyjnych ?5, ? 27, a ponadto z wejsciem ukladu sterowania magistrali informacyjnej 6. Wvjscie rejertrów operacyjnych 25, 269 27 sa polaczone z odpowiednimi wejsciami przelacznicy operacyjnej 2V, której jedno z wejsc* jest wejsciem spoczynkowym F, natomiast wejscie jest polaczone po¬ przez przelacznice bitów 29 z drugim wejsciem ukladu arytmetyczno-logicznego 24. Do wejs¬ cia przelacznicy bitów 29 doprowadzony jest sygnal generowania adresu poczatkowego G, a do wejsc przelacznicy informacyjnej 7 i przelacznicy operacyjnej 28 doprowadzony 3est syg¬ nal generowania adresu funkcyjnego H ukladu pamieci 21; Przerzutnik gotowosci 9 pokazany na fig. 2 zawiera elementy logiczne 30, 31• 32, 33 oraz dwa przerzutniki statyczne typu RS 34,. 35 polaczone ze noba poprzez element logicz¬ ny 33. Wyjscie J jednego przerzutnika statecznego 34 stanowiace jedno z"wejsc ukladu se¬ lekcji priorytetów 12 jest*polaczone z jednym z wejsc elementu logicznego T3, którego dru¬ gie wejscie jest polaczone linia sterowania 20 z ukladem dekodera funkcji 19, umieszczo¬ nego w bloku arytmetyczno—sterujacym 1. Wyjscie dekodera funkcji 19 polaczone jest z wejsciem pobudzajacym drugiego przerzutnika statycznego 35. Wejscie pobudzajace I pierw¬ szego przerzutnika statycznego 34 jest polaczone z wyjsciem ukladu wejsc-wyjsc technolo¬ gicznych 8,a jedna g wejsc zerujacych tego preerzutnika statecznego 34 jest polaczone z wyjsciem elementu logicznego 32, którego pierwsze wejscie jest polaczone z wyjsciem K przerzutnika zgloszenia 11, a drugie wejsoie polaczone jest linia sterowania 20 z ukladem dekodera funkoji 19.Drugie wejscie ustawiajace i drugie wejscie zerujace pierwszego przerzutnika statycz¬ nego 34 sa polaczone odpowiednio z wyjsciami elementów logicznych 30, 31, których jedno z wejsc polaczone jest z odpowiednim wyjsciem A dekodera adresu 3 linia adresowa 18.Drugie wejscia elementów logicznych 30, 31 sa polaczone linia sterowania 20 z od-nowiedni- ml wyjsciami ukladu dekodera funkcji 19. Natomiast vryjscie elementu logicznego 31 pola¬ czone jest dodatkowo z wejsciem zerujacym drugiego przerzutnika stytycznego 35. Wejscie przerzutnika gotowosci 9 stanowi wyjscie L drugiego przerzutnika statycznego 35.Przerzutnik zgloszenia 11 w bloku wejselowo-wyjsciowym 2, uwidoczniony na fig. 3, zawiera przerzutnik statyczny typu RS 36, którego wyjscie K stanowi jedno z wejsc prze¬ rzutnika gotowosci 9 1 jest polaczone ze zwartymi razem wejsciami elementów logicznych 37« Wvjacia tych elementów logioznych 37 sa polaczone z wejsciem rejestru adresu zgloszen 17 poprzez doprowadzone do bloków wejsciowo-wyjsolowych 2 linie adresu zgloszenia 16. Wejs¬ cie jednego z elementów logicznych 37 polaczone jest w kazdym bloku we jsciowo-wYjscio^yra 2 z linia M adresu zgloszenia, natomiast pozostale wyjscia elementów logicznych 37 polaczo¬ ne sa tylko z doprowadzonymi do tego zlacza bloku wejsciowo-wyjsciowego 2 w zadanym kodzie adresu zgloszenia N; Wejscie pobudzajace przerzutnika statycznego 36 jest polaczone z wyjsciem elementu logicznego 38, którego jedno wejscie polaczone jest linia sterowania 20 z dekoderem funkcji 19; Drugie wejscie elementu logicznego 38 jest polaczone z wyjsciem 0 ukladu selekoji priorytetów 12V Natomiast wejscie ustawiajace w stan spoczynkowy przerzut-j nik statyczny 36 jest polaczone linia sterowania 20 z dekoderem funkcji 19.Uklad selekcji priorytetów 12 bloku wejsciowo-wyjsciowego 2 uwidoczniony na fig. 4- zawiera*elementy logiczne 39, 40, 41, 42, w których wejscie jednego elementu logiczne¬ go 39 jes"t polaczone z wyjsciem L przerzutnika gotowosci 9, drugie wejscie tego elementu logicznego 39 jest polaczone z wyjsciem P przerzutnika usprawnienia 10, trzecie wejscie tego elementu logicznego 39 jest polaczone z dekoderem funkcji 19 w bloku arytraet^czno- sterujacym 1 poprzez linie sterujace 20. Wejscie elementu logicznego 39 jest polaczone z wejsciem nastepnego elementu logicznego 40 i jednym z wejsc innego elementu logicznego 41t;4 129 674 którego drugie wejscie stanowi sygnal blokady D; Wvjscie tego Piemontu logicznego 41 stanowi sygnal sterowania E.'Wvjscie elementu logicznego 40 jest polaczone z jednym vr/;|c- ciem kolejnego elementu logicznego 42, do którego pozostalych wejsc* jest doprowadzony sygnal blokady D, sygnal z linii sterujacej 20 i sygnal wejsciowy J przerzutnika statycz¬ nego 34; Sygnal wyjsciowy 0 elementu logicznego 4? stanowi wejscie pobudzajace przerzut¬ nika zgloszen 11.Urzadzenie wedlug wynalazku dziala nastepujacol pojawienie sie odpowiedniej nekv/en- cji lub "kombinacji sygnalów na wejsciach technologicznych C bloku wejsciowo-wvjsolowe¬ go 2, wykrywanych w ukladzie wejsc-wyjsc technologicznych 8, powoduje pobudzenie prze¬ rzutnika gotowosci 9. Jesli pobudzony jest takze przerzutnik uprawnienia 10, a na wejs¬ ciu blokujacym D ukladu selekcji priorytetów 12 nie ma sygnalu blokady, pobudzony zosta¬ je przerzutnik zgloszenia 11• Adres zgloszonego bloku wejsciowo-wyjsciowego 2 zostnje za posrednictwem linii adresu zgloszenia 16 przeslany do rejestru pdresu zgloszen 17, a stnd przeslany jest do rejestru adresowego 22. Z ukladów pamieci 21 zostaje odczytana sekwen¬ cja rozkazów i danych do przetwarzania przypisanych do odpowiedniego bloku wejscie/o¬ wy jsciowego 2 rozpoznawana adresem zgloszenia. Stan rejestru danych 23 zostaje w dekode¬ rze adresu 3 zamieniony na sygnaly adresowe A, a w dekoderze funkcji 19 na sygnaly ste¬ rujace przeslane liniami sterowania 20 do bloku wejsciowo-wyjsciowego 2 wybranego linia adresowa 18. Sygnaly z wejsc technologicznych C bloku wejsciowo-wyjsciowego 2 sa przesla¬ ne za posrednictwem ukladu wejsó-wyjsó technologicznych 8, ukladu wejscia-wyjscia magist¬ rali informacyjnej b± magistrali informacyjnej 5, oraz przelacznicy informacyjnej 7 na jedno wejscie ukladu arytmetyczno-logicznego 24, a z jego wyjscia do wybranego rejestru operacyjnego 25, 26, 27 lub rejestru danych 23, gdzie dokonywane jest ich dalsze przetwarzanie.Jezeli przerzutnik uprawnienia 10 bloku wejsciowo-wyjsciowego 2 nie jest pobudzony lub na wejsciu blokujacym D ukladu selekcji priorytetów 12 jest sygnal blokady, to prze¬ rzutnik zgloszenia 11 nie moze zostac pobudzony; Stan przerzutnika gotowosci 9 bloku wejsciowo-wyjsciowego 2 moze byc testowany przez blok arytraetyozno-sterujacy 1 za posred¬ nictwem ukladu badania gotowosci 13, umieszczonego w bloku wejsciowo-wyjsciowym 2 i ukla¬ dów: rejestru gotowosci 15, dekodera adresu 3 i dekodera funkcji 19, umieszczonych w blo¬ ku arytmetyczno-sterujacym 1# Przetworzona zawartosc rejestrów operacyjnych 25, 26, 27 lub zawartosc rejestru danych 23 moze byc za posrednictwem przelacznicy informacyjnej 7,- lub przelacznicy operacyjnej 28 i przelacznioy bitów 29, uklad arytmetyczno-logiczny 24, uklad sterowania magistrali informacyjnej 6, magistrale informacyjna 5, uklad wejscia- wyjscia magistrali informacyjnej 4 oraz uklad wejsc-wyjsc technologicznych 8 przeslana do obiektu technologicznego w postaci sygnalów wyjsciowych B.Uruchomienie rejestratora realizowane jest przez przycisniecie przecinku START na pulpicie operatorskim; Generowany jest wówczas sygnal G na wejsciu strobujacym przelaczni¬ cy bitów 29, zbudowanej z elementów logicznych typu eelektor-multiplekser, który powodu¬ je zadanie na jej wyjsciu poczatkowego adresu, Adres ten poprzez uklad arytmetyczno-lo¬ giczny 24 zostaje przeslany do tfejestini adresu 22 i powoduje odczytanie z ukladów pamie¬ ci 21 sekwencji rozkazów uaktywniajacych wspólprace rejestratora z obiektem technologicz¬ nym. Wejscie strobujace H przelacznicy operacyjnej 28 i przelacznicy informacyjnej 7 zbu¬ dowanych z tych samych elementów logicznych typu selektor-multiplekser jest wysterowywane w trakcie pracy rejestratora dla uzyskania adresów funkcyjnych, a rezultat pojawienia aie sygnalu H jest identyczny z wyzej opisanym sygnalem G, róznica polega Jedynie na wartosci adresu.129 674 5 Zastrzezenia patentowe 1# Rejestrator cyfrowy o zmiennym programie dzialania, zawierajacy blok arvtmetyczno- sterujaoy polaczony z blokami wejsciowo-wvjsciowynjif znamienny tymf zo posiada uklad pamieci /2l/# którego jedno wejscie polaczone jest z jednym z wyjsc rejnnt- ru adresu /22/9 a drugie wejscie z jednym z wyjsc rejestru danych /23/f przy czym drucie wyjscie rejestru danych /23/ polaczone jest równolegle z wejsciem dekodera adresu A/ oraz z wejsciem dekodera funkcji A 9/, * ponadto z jednym z wejsc przelacznioy informacyj¬ nej /l/9 której wyjecie polaczone jest z jednym z wejsc ukladu arytmetyczno-logicznego /7K/9 którego wyjscie jesi polaczone równolegle z wyjsciem rejestru adresu zgloszen /17/ oraz z drugim wejsciem rejestru danych /23/, z wejsciem rejestru adresu /2?/, z wejsciem re¬ jestrów operacyjnych /25, 26, 27/ oraz z wejsciem ukladu sterowania magistrali informa¬ cyjnej /6/f przy czym drugie wyjscie rejentru adresu /??/ polaczone Jest z odpov.'iodnim wejsciem przelacznicy informacyjnej /7/, a wyjscia rejestrów operacyjnych /?59 26, 27/ polaczone sa z odpowiednimi wejsciami przelacznicy operacyjnej /28/, majacej jedno wejs¬ cie spoczynkowe /P/f a której wyjscie polaczone jest z wejsciem przelacznicy bitów /29/ o wyjsciu polaczonym z drugim wejsciem ukladu arytmetyczno-logicznego /24/, a ponadto wyjscie ukladu sterowania /6/ magistrali informacyjnej /5/ polaczone jest z odpowiednim wejsciem przelacznioy informacyjnej /7/, a za posrednictwem magistrali informacyjnej A/ z ukladem wejscia-wyjscia A/ bloków wejsciowo-wyjsciowych /2/f które z kolei polaczone sa z ukladami wejsc-wyjsc technologicznych /8/ polaczonymi przewodami wyjsciowymi /B/ i wejsciowymi /O/ z obiektem technologicznym, a ponadto wyjscie kazdego ukladu wejsc- wyjsc technologicznych /8/ polaczone jest z jednym wejsciem przerzutnika gotowosci /9/, którego wyjscie polaczone jest z odpowiednim wejsciem ukladu selekcji priorytetów A 2/ oraz z jednym z wejsc ukladu badania gotowosci /13/, przy czym uklady selekcji prioryte¬ tów /12/bloków wejsciowo-wyjsciowvch /?./ sa polaczone ze soba szeregowo przewodami /E,D/t ze wyjscie sterujace /E/ uprzywilejowanego bloku wejsciowo-yyjsciowego /2/ stanowi wejs¬ ciowy sygnal blokujaoy /D/ podporzadkowanego bloku wejsciowo-wvjsolowego /?/, a ponadto wyjscie ukladu badania gotowosci /13/ za posrednictwem linii gotowosci /H/ polaczone jest z rejestrem gotowosci A 5/ umieszczonym w bloku arytraetyczno-sterujacym A/, nato¬ miast wejscie rejestru gotowosci A 5/ polaczone jest z odpowiednim wejsciem przelacznicy, informacyjnej /7/f oraz wyjscia /A/ dekodera adresu /3/ za posrednictwem linii adresu /18/ sa polaczone w kazdym bloku wejsciowo-wyjsciowym /2/ z wejsciem ukladu wejscia-wyjscia magistrali informacyjnej A/, z wejsciem przerzutnika gotowosci /9/# z wejsciem przerzut- nika uprawnienia /^0/ oraz z drugim wejsciem ukladu badania gotowosci /13/, natomiast wyjscie dekodera funkcji /19/ laczy sie z jednym z wejsc ukladu sterowania magistrali wejsciowo-wyjsciowej /6/f a za posrednictwem linii sterowania /20/ polaczone jest w kaz¬ dym bloku wejsciowo-wyjsciowym /2/ równolegle z wejsciem ukladu wejscia-wyjscia magistra¬ li informacyjnej A/, z wejsciem przerzutnika gotowosci /9/, z wejsciem ukladu selekcji priorytetów A 2/, z wejsciem przerzutnika zgloszenia /11/ oraz z wejsciem przerzutnika uprawnienia /10/, którego wyjscie polaczone jest z odpowiednim wejsciem ukladu selekcji priorytetów /12/, natomiast wyjscie przerzutnika zgloszenia /11/ polaczone jest liniami adresu zgloszenia /16/ z wejsciem rejestru adresu zgloszenia A7/ umieszczonego w bloku arytmetyczno-sterujacym A/, 2; Rejestrator wedlug zastrz* 19 znamienny t y m f ze przerzutnik /9/ zawiera elementy logiczne /30, 31, 32, 33/ oraz dwa przerzutniki statyczne RS /34, 35/ polaczone ze soba poprzez element logiczny /33/, przy czym wyjscie /j/ jednego przerzut¬ nika statycznego /34/ stanowiace jedno z wejsc ukladu selekcji priorytetów A2/ polaczone jest z jednym z wejsc elementu logicznego A3/, którego drugie wejscie polaczone jest linia sterowania /20/ z ukladem dekodera funkcji /19/ umieszczonym w bloku arytmetvczno- sterujacym /1/, a którego wyjscie polaczone jest z wejsciem pobudzajacym drugiego prze-6 129 674 rzutnika statycznego /35/f ponadto wejscie pobudzajace /i/ pierwszego przerzutnika ntn- tycznego /34/ polaczone Jest z wyjsciem ukladu wejsc-wvjsó technologicznych /8/f a jpciro z wejsc zerujacych tego przerzutnika statycznego /M/ polaczono jest z \:vjccieni elementu logicznego /32/f którego pierwsze wejscie jest polaczone z wyjsciem /K/ przerzutnika.;; zgloszenia /ll/f a drugie wejscie polaczone jeot linia sterowania /?0/ z ukladem dekode- ra funkcji /19/ umieszczonym w bloku arytmetyczno-sterujacym, ponadto drugie we .iscie usta¬ wiajace i drugie wejscie zerujace pierwszego przerzutnika statycznego /34/ polaczono ha odpowiednio z wyjsciami elementów logicznych /30f 31 /» których jedno z wejsc polnczofte jest z odpowiednim wyjsciem /A/ dekodera adresu /3/ linia adresowa /l8/ a drugie wejs¬ cia polaczone "sa linia sterowania /20/ z odpowiednimi wyjsciami ukladu dekodera funk¬ cji /19/ bloku arytmetyczno-sterujacego /1/, natomiast wvjscie elementu logicznego /"51/ polaczone jest dodatkowo z wejsciem zerujacym drugiego przerzutnika statycznego fc5/9 przy czym wyjscie przerzutnika gotowosci /9/ stanowi wyjscie /L/ drugiego przerzutnika statycznego /35/« 3. Rejestrator wedlug zastrz. 1, znamienny tym, ze przerzutnik zglo¬ szenia /11/ bloku wejsciowo-wyjsciowego /2/ zawiera przerzutnik statvczny RS /36/* które- go wyjscie /K/ stanowi jedno z wejsc przerzutnika gotowosci /9/ i jest polaczone ze zwar¬ tymi razem wejsciami elementów logicznych /37/f a wyjscia tych elementów logicznych hlj sa polaczone z wejsciem rejestru adresu zgloszen /17/. poprzez doprowadzone do bloków wejsciowo-wyjsciowych /2/ linie adresu zgloszenia /l6/f przy czym wyjscie jednego z ele¬ mentów logicznych /37/ polaczone jest w kazdym bloku wejsciowo-wyjsciowyra /?/ z linia /M/ adresu zgloszenia, natomiast pozostale wejscia elementów logicznych /37/ polaczone sa tylko z doprowadzonymi do tego zlacza bloku wejsciowo-wyjsciowego /?/ w zadanym kodzie adresu zgloszenia /N/t a ponadto wejscie pobudzajace przerzutnika statycznego /36/ pola¬ czone jest z,wyjsciem elementu logicznego /38/f którego jedno wejscie polaczone jest linia sterowania /20/ z dekoderem funkcji /19/, a drugie wejscie z wyjsciem /O/ ukladu selekcji priorytetów /12/, natomiast wejscie ustawiajace w stan spoczynkowy przerzutnik statyczny /36/ jest polaczone linia sterowania /20/ z dekoderem funkcji /*19/ znajdujacym sie w bloku arytmetyczno-sterujacym /1/. 4. Rejestrator wedlug zastrz; 1, znamienny tymt ze uklad selekcji priorytetów /12/bloku wejsciowo-wyjsciowego /2/ zawiera elementy logiczne /39, 40, 41,4?/ w których wejscie jednego elementu logicznego /39/ jest polaczone z wejsciem /L/ prze¬ rzutnika gotowosci /9/, drugie wejscie tego elementu logicznego /39/ polaczone jest z wyjsciem /P/ przerzutnika uprawnienia /10/, a trzecie wejscie elementu logicznego /39/ polaczone jest z dekoderem funkcji /19/ w bloku arytmetyczno-sterujacym /1/ poprzez li¬ nie sterujace /20/f natomiast wyjscie tego elementu logicznego /39/ polaczone jest z wejsciem nastepnego elementu logicznego /40/ i jednym z wejsó innego elementu logiczne¬ go /41/f którego drugie wejscie stanowi sygnal blokady /D/, natomiast wyjscie tego ele¬ mentu logicznego /41/ stanowi sygnal sterowania /E/f przv czym wyjscie drugiego elementu logicznego /40/ polaczone jest z jednym wejsciem kolejnego elementu logicznego /42/f do którego pozostalych wejsó doprowadzony jest sygnal blokady /D/, sygnal z linii steruja^ cej /20/ i sygnal wyjsciowy /J/ przerzutnika statycznego /34/, przy czym sygnal wejscio¬ wy /O/ elementu logicznego /42/ stanowi wejscie pobudzajace przerzutnika zgloszen /ll/« 5; Rejestrator wedlug zastrz; 1, znamienny tym, ze przelacznica infor¬ macyjna /7/f przelacznica operacyjna /28/ oraz przelacznica bitów /29/ sa zbudowane z elementów logicznych typu selektor-multiplekser, w których wykorzystane sa wejscia stro- bujace /Gf H/ do generowania adresów - poczatkowego i funkcyjnego ukladu pamieci /21/ w bloku arytmetyczno-sterujacym hi*129 674 "X •^ -S ii iL XXX 4w T1 Ti I £ K-, J~9 /i_\ -_i •y ^ © E 1 * I I CD 1-4 | « IN jlJ * i / r i « j WH^irTM ¦w •—---l-f-—-—-1-- r~---l. -** 4- _pUJ -4-J m129 674 «9 * FieS ftJ L, "¦"f-—'""T-"*' ~^4J 3 I pO '/?••• 4- Pracownia Poligraficzna UP PRL. Naklad 100 egz.Cena 100 zl PL