Przedmiotem wynalazku jest uklad kontroli przesylu informacji pomiedzy urzadzeniami pery¬ feryjnymi a maszyna cyfrowa, zwlaszcza w syste- . mach kontroli obecnosci i czasu pracy osób.Znane dotychczas uklady posredniczace w tran¬ smisji informacji pomiedzy duza liczba urzadzen peryferyjnych, a maszyna cyfrowa nosza nazwe multiplekserów lub koncentratorów informacji i zbudowane sa z pewnej liczby sterowników u- rzadzen peryferyjnych, polaczonych z blokiem glównego sterowania zawierajacym uklad obslugi zgloszen i selekcji sterowników. Wyjscie bloku glównego sterowania poprzez blok komunikacyjny, sluzacy do dopasowania standardów interfejsów, polaczone jest z maszyna cyfrowa. Przykladem takiego rozwiazania sa liczne powszechnie znane w technice cyfrowej uklady multiplekserów, w tym takze uklady sluzace do zbierania informa¬ cji dla celów kontroli i sterowania. Szyny laczace blok glównego sterowania ze sterownikami urza¬ dzen peryferyjnych zawieraja miedzy innymi szy¬ ny adresowe lub — co jeslt równoznaczne — szyny selekcyjne. Sterowniki posiadaja deszyfrator adresu, to jest uklad logiczny czuly na podanie kodu adresu lub wybranie lini selekcyjnej, jedno¬ znacznie okreslajacego dany sterownik — szyny adresowe selekcyjne sa polaczone z wyjsciami u- kladu obslugi zgloszen i selekcji sterowników, stanowiacego najczesciej czesc bloku glównego sterowania. Znane dotychczas uklady posiadaja 2 sterowniki, z których kazdy wyposazony jest w jeden deszyfrator adresu, "który jest wykorzysty¬ wany zarówno przy przesylaniu informacji z u- rzadzenia peryferyjnego do maszyny cyfrowej, jak 5 i w kierunku przeciwnym.Niedogodnoscia opisanego ukladu jest fakt, ze przeklamanie informacji dotyczacej adresu ste¬ rownika urzadzenia peryferyjnego w trakcie jej formowania i przesylania do maszyny cyfrowej, io inoze spowodowac przeslanie zwrotnej informacji zawierajacej potwierdzenie prawidlowego odbioru do niewlasciwego urzadzenia peryferyjnego, zmniejszajac tym samym znaczenie wiarygodnos¬ ci uzyskiwanych informacji. 15 Uklad kontroli przesylu informacji pomiedzy u- rzadzeniami peryferyjnymi a maszyna cyfrowa wedlug wynalazku zawiera sterowniki, z których kazdy wyposazony jest w dodatkowy deszyfrator adresu polaczony swoim wejsciem z wyjsciem 20 adresowym maszyny cyfrowej. Wyjscie dodatko¬ wego deszyfratora adresu jest polaczone poprzez element iloczynu logicznego i wzmacniacz sepa¬ rujacy z magistrala informacji zwrotnej maszyny cyfrowej. Wejscie elementu iloczynu logicznego 25 jest polaczone równoczesnie z blokiem glównego sterowania poprzez uklad selekcji oraz z szyna strobu magistrali informacji zwrotnej maszyny cyfrowej.Uklad wedlug wynalazku zwieksza wiarygod- 30 nosc informacji uzyskiwanej z urzadzen posred- 114 4703 114 470 4 niczacych w transmisji danych pomiedzy urza¬ dzeniami peryferyjnymi a maszyna cyfrowa, d|ieki wykrywaniu.J sygnalizacji przeklaman w adresacji urzadzen peryferyjnych.[Przedmiot wynalazku jest uwidoczniony w 5 przykladowym wykojiariiu na rysunku, na którym przedstawiono ukladj blokowy urzadzenia do kon¬ troli obecnosci- i iaasu pracy osób.Jak to uwidoczniono na rysunku, urzadzenie ma sterowniki 3, do których sa podlaczone czyt¬ niki stanowiace urzadzenia peryferyjne 2. Infor¬ macja odczytana z karty kontroli obecnosci 1 w czytniku 2 jest transmitowana do sterownika 3, w którym zostaje zapamietana w pamieci 4 z równoczesna kontrola jakosci karty obecnosci przez uklady kontroli i testowania 5. Odczyt kar¬ ty kontroli obecnosci 1, transmisja informacji do sterownika 3, kontrola jakosci tej informacji i jej wpis do pamieci 4, odbywa sie pod kontrola u- kladów sterowania 6. Uklady sterowania 6 za¬ pewniaja obsluge wszystkich linii przewidzianych standardem interfejsu czytnika 2 i przykladowo emituja sygnal powtórzenia odczytu karty kon¬ troli obecnosci 1, przy stwierdzeniu przeklamania informacji, wysylaja ciagi impulsów zegarowych.Po odebraniu i zapamietaniu prawidlowej in¬ formacji ukladu sterowania 6 powoduja wpis je¬ dynki logicznej do przerzutnika zgloszenia 8 w sterowniku 3. Wyjscie przerzutnika zgloszenia 8 jest polaczone z ukladem obslugi zgloszen i se¬ lekcji sterowników 9, odbierajacego sygnaly zglo¬ szen kilku sterowników 3, tworzacych sekcje 10.Uklad obslugi zgloszen i selekcji sterowników 9 zawiera uklad selekcji priorytetowej 11, w któ¬ rym nastepuje ustalenie numeru sterownika 3 o najwyzszym priorytecie w ramach sekcji 10 oraz ma uklad sumy logicznej 12 sygnalów zgloszen sterowników 3, który tworzy sygnal zgloszenia sekcji 10, podawany na wejscie bloku glównego sterowania 7. Sygnaly zgloszen sekcji 10 z wyjsc wszystkich ukladów obslugi zgloszen i selekcji sterowników 9 sa badane cyklicznie w bloku glównego sterowania 7, który po natrafieniu na sygnal odpowiadajacy jedynce logicznej, podaje sygnal do odpowiedniego ukladu obslugi zgloszen i selekcji sterowników 9, co powoduje z kolei wysterowanie szyny selekcyjnej z wyjscia ukladu selekcji priorytetowej 11 na wejscie odpowied¬ niego sterownika 3. Wyjscie ukladu selekcji prio¬ rytetowej 11 jest polaczone z wejsciami iloczy¬ nów logicznych 13, 18 sterownika 3. Wyjscie ilo¬ czynu logicznego 13 jest polaczone z wejsciem bloku glównego sterowania 7. Wysterowanie linii selekcyjnej z wyjscia ukladu selekcji prioryteto¬ wej 11 umozliwia przekazanie informacji zapa¬ mietanej w pamieci 4 przez iloczyn logiczny 13, do bloku glównego sterowania 7. Z wyjscia u- kladu selekcji priorytetowej 11 polaczonego z wejsciem bloku glównego sterowania 7, jest po¬ dawany zakodowany numer sterownika 3 odpo¬ wiadajacy wysterowanej linii selekcyjnej.Informacja pobrana z pamieci 4 oraz pelny kod numeru sterownika 3, z wyjscia bloku glów¬ nego sterowania 7 sa podawane na wejscie bloku zapisu 14 oraz na wejscie maszyny cyfrowej 15, poprzez blok komunikacyjny 16.Blok zapisu 14 zawiera aparat rejestrujacy na maszynowym nosniku informacji, uklady stero¬ wania tym aparatem i zegar wewnetrzny.Odebrana informacja jest przetwarzana w ma¬ szynie cyfrowej 15 zgodnie z programem i infor¬ macja zwrotna przewidziana przez ten program jest przekazywana z wyjscia maszyny cyfrowej 15 poprzez blok komunikacyjny 16 do tego ste¬ rownika 3, z którego dokonano pobrania infor¬ macji w ostatnim cyklu obslugi. Informacja zwonoltna jest przekazywana za posrednictwem magistrali informacji zwrotnej, do której pod¬ laczone sa wejscia wszystkich sterowników 3.Magistrala ta zawiera szyny danych, szyny adre¬ sowe, szyne strobu i szyne odpowiedzi bezpo¬ sredniej. Zakodowany adres sterownika 3 poda¬ wany jest poprzez szyny adresowe na wejscie dodatkowego deszyfratora adresu 17, a sygnal wyjsciowy z tego deszyfratora 17, bedacy jedyn¬ ka logiczna tylko w przypadku zgodnosci kodu adresu podanego przez szyny adresowe z rzeczy¬ wistym numerem sterownika 3, podawany jest na bramke 18 realizujaca funkcje iloczynu logiczne¬ go z sygnalem selekcji sterownika 3, podawanym z wyjscia ukladu selekcji priorytetowej 11 i z sy¬ gnalem strobu.Wyjscie elementu iloczynu logicznego 18 pola¬ czone jest z ukladem sterowania 6 i wzmacnia¬ czem separujacym 19. Sygnal wyjsciowy iloczy¬ nu logicznego 18 jest sygnalem startu dla prze¬ kazywania informacji zwrotnej do czytnika 2 xo- raz jest przekazywany przez wzmacniacz separu¬ jacy 19, szyne odpowiedzi bezposredniej, blok ko¬ munikacyjny 16, na wejscie maszyny cyfrowej 15.Odebranie tego sygnalu przez maszyne cyfrowa 15 swiadczy o braku przeklaman w torze tworze-' nia i przesylania adresu sterownika 3 urzadzenia peryferyjnego 2.Zastrzezenie patentowe Uklad kontroli przesylu informacji pomiedzy u- rzadzeniami peryferyjnymi a maszyna cyfrowa skladajacy sie z bloku glównego sterowania po¬ laczonego poprzez sterowniki majace deszyfra- tor adresu z odpowiadajacymi im urzadzeniami peryferyjnymi oraz polaczonego swym wyjsciem poprzez blok komunikacyjny z maszyna cyfrowa, znamienny tym, ze kazdy sterownik (3) jest wy¬ posazony w dodatkowy deszyfrator (17) adresu polaczony swym wejsciem z wyjsciem adresowym maszyny cyfrowej (15), natomiast. wyjscie dodat¬ kowego deszyfratora adresu (17) jest polaczone poprzez element iloczynu logicznego (18) i wzmac¬ niacz separujacy (19) z magistrala informacji zwrotnej maszyny cyfrowej (15), przy czym wejs¬ cie elementu iloczynu logicznego (18) jest pola¬ czone równoczesnie z blokiem glównego sterowa¬ nia (7) poprzez uklad selekcji (11) oraz z sftyna strobu magistrali informacji zwrotnej maszyny cyfrowej (15). 15 20 25 30 35 40 45 50 55I 114 470 PL