PL104022B1 - Uklad z nastawiana iloscia generowanych impulsow - Google Patents
Uklad z nastawiana iloscia generowanych impulsow Download PDFInfo
- Publication number
- PL104022B1 PL104022B1 PL19753177A PL19753177A PL104022B1 PL 104022 B1 PL104022 B1 PL 104022B1 PL 19753177 A PL19753177 A PL 19753177A PL 19753177 A PL19753177 A PL 19753177A PL 104022 B1 PL104022 B1 PL 104022B1
- Authority
- PL
- Poland
- Prior art keywords
- input
- gate
- type
- flip
- flop
- Prior art date
Links
- 230000003068 static effect Effects 0.000 claims description 7
- 230000000903 blocking effect Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 2
- 230000001960 triggered effect Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Description
Przedmiotem wynalazku jest uklad z nastawiana iloscia generowanych impulsów dajacy na wyjsciu uprze¬
dnio nastawiona liczbe impulsów prostokatnych, podawanych z generatora na wejscie ukladu, stosowany w
automatyce przemyslowej zwlaszcza przy sterowaniu procesów technologicznych oraz w transmisji danych.
Znane sa rozwiazania z nastawiana iloscia generowanych impulsów zbudowane z liczników nastawnych,
ukladu przepelnienia stanu licznika i ukladu wpisywania informacji. Rozwiazania te posiadaja niedogodnosci
polegajace na tym, ze w przypadku gdy przebieg prostokatny z generatora podawany jest bezposrednio na
bramke otwierajaca droge dla zadanej w liczniku nastawnym ilosci impulsów, uklad taki wysyla skrócony
pierwszy z impulsów zadanej sekwencji, a jednoczesnie wymaga kosztownej rozbudowy generatora, dla niezbe¬
dnego w tych ukladach wyzerowania po wlaczeniu zasilania.
Stosowane równiez blokowanie i otwieranie bramki otwierajacej droge dla zadanej ilosci wysylanych
impulsów poprzez uklady wprowadzania informacji, zbudowane z przerzutników statycznych wyzwalanych
poziomem powoduje skrócenie czasu trwania pierwszego impulsu zadanej sekwencji i wymaga zbudowania doda¬
tkowego ukladu z przelacznikiem zerujacym w celu niezbednego wyzerowania ukladu po wlaczeniu zasilania, a
takze dodatkowego rozbudowania ukladu w celu zatrzymania i uruchomienia sekwencji w trakcie jej wysylania.
Aby uniknac tych niedogodnosci w rozwiazaniu wedlug wynalazku zastosowano obwody scalone TTL w
ten sposób, ze przerzutnik JK w polaczeniu z cztero wejsciowa bramka podtrzymujaca pracuje jako przerzutnik
SR, T lub JK, w zaleznosci od stanu podanego na jego wejscie zerujace, które polaczone jest z wyjsciem bramki
NOR wspólpracujacej z dwoma przerzutnikami statycznymi, reagujacymi na zmiane stanu przelacznika starto¬
wego i stanu ukladu przepelnienia typowego licznika nastawnego, a takze od zmiany stanu na wejsciu informa¬
cyjnym J polaczonym z przerzutnikiem statycznym zatrzymania, przy czym przerzucanie przerzutnika JK,
otwierajacego lub blokujacego bramke otwierajaca droge dla zadanej ilosci wysylanych impulsów odbywa sie
zboczem przebiegu prostokatnego podawanego z typowego generatora, którego wyjscie polaczone jest z jednym
wejsciem bramki -otwierajacej i z wejsciem taktujacym przerzutnika JK poprzez bramke odwracajaca.2 104 022
Uklad zapewnia wysylanie impulsów o jednakowej dlugosci, umozliwia samoczynne zerowanie ukladu
oraz pozwala nastawic odpowiednia kombinacje w liczniku nastawnym przed lub po wlaczeniu zasilania. Uklad
umozliwia reczne lub automatyczne zatrzymanie procesu generowania impulsów a nastepnie doliczenie brakuja¬
cej liczby impulsów do uprzednio nastawionej. Zatrzymanie pracy ukladu nastepuje zawsze w czasie poziomu
zerowego impulsu wyjsciowego. Uklad w trakcie generowania nastawionej kombinacji umozliwia skasowanie tej
kombinaqi poprzez przelaczenie przelacznika startowego w polozenie spoczynkowe.
Wynalazek zostanie blizej objasniony ha przykladzie wykonania przedstawionym na rysunku, który jest
schematem ideowym ukladu wedlug wynalazku.
Przerzutniki statyczne B i C wyzwalane zmiana potencjalu przelacznika startowego P2 i stanem ukladu
przepelnienia UP typowego licznika nastawnego LN, polaczone sa dwoma wyjsciami z wejsciami bramki F typu
NOR, której wyjscie polaczone jest z wejsciem zerujacym R przerzutnika E typu JK i wejsciem czterowejsciowej
bramki podtrzymujacej D typu NAND oraz wejsciem zerujacym Rx typowego licznika nastawnego LN. Wlacze¬
nie ukladu do zasilania powoduje podanie stanu logicznego O na wyzej okreslone wejscia R, Ri i wejscie bramki
podtrzymujacej D typu NAND, bez wzgledu na stan ukladu przepelnienia UP. Jednoczesnie z zanegowanego
wyjscia Q przerzutnika E typu JK podany jest stan logicznej 1, blokujacy bramke otwierajaca G typu NOR,
odpowiedzialna za otwieranie i zamykanie drogi dla wysylanych impulsów, a podawanych na jej drugie wejscie
z zewnetrznego typowego generatora przebiegu prostokatnego GEN.
Zmiana polozenia przelacznika startowego P2 powoduje pojawienie sie logicznej 1 na wyjsciu bramki F
typu NOR, wejsciu zerujacym R przerzutnika E typu JK wejsciu bramki podtrzymujacej D typu NAND i wejsciu
zerujacym Ri typowego licznika nastawnego LN. Przerzutnik E typu JK pracuje teraz w konfiguracji przerzut¬
nika typu T i czeka na narastajace zbocze przebiegu taktujacego podawanego z zewnetrznego typowego generato¬
ra GEN poprzez bramke odwracajaca H typu NAND, które przerzuca przerzutnik w stan przeciwny i przygoto¬
wuje wyjsciem Q bramke otwierajaca G typu NOR do przepuszczania przebiegu prostokatnego podawanego z
generatora na jej drugie wejscie. <
Otwieranie bramki nastepuje dopiero po pojawieniu sie opadajacego zbocza tego przebiegu, co powoduje w
efekcie, ze wszystkie impulsy na wyjsciu bramki otwierajacej; G typu NOR wpisywane jednoczesnie do wejscia
zegarowego Ri typowego licznika nastawnego LN, sa opóznione tylko o czas propagaqi bramki otwierajacej.
Przelaczenie przerzutnika E typu JK w stan przeciwny zboczem pierwszego wysylanego impulsu, powo¬
duje podtrzymanie go w tym stanie przez podanie logicznego 0 przez bramke podtrzymujaca D na wejscie
ustawiajace S przerzutnika JK, tak ze bedzie on pracowal w konfiguracji przerzutnika SR i inie bedzie reagowal
na zbocza przebiegu z typowego generatora GEN podawanego na jego wejscie traktujace T.
Po osiagnieciu zadanej liczby wysylanych impulsów nastawionej w typowym liczniku nastawnym LN, z
jego ukladu przepelnienia UP podany zostaje stan logicznego 0 na wejscie przerzutnika statycznego C, który
poprzez bramke F typu NOR wyzerowuje licznik nastawny LN i przerzutnik E typu JK, blokujacy logiczna 1
podawana z zanegowanego wyjscia Q, bramke otwierajaca G typu NOR, dajac tym samym trwaly stan logicznego
0 konczacy proces wysylania zadanej ilosci impulsów.
Przerzutnik E typu JK polaczony z bramka podtrzymujaca D typu NAND, pracujacy w konfiguracji
przerzutnika JK, ST lub T pozwala na zatrzymywanie i uruchamianie sekwencji zadanych impulsów, w trakcie jej
wysylania. Realizowane to jest poprzez polaczenie wejscia informacyjnego J tego przerzutnika z jednym z wejsc
bramki podtrzymujacej D. Wejscie informacyjne J jest jednoczesnie polaczone poprzez przerzutnik statyczny A z
przelacznikiem zatrzymania Px.
Jezeli w trakcie generowania nastawionej liczby impulsów zmieni sie polozenie przelacznika zatrzymania
Pi na przeciwne to narastajacym zboczem przebiegu z generatora GEN przelaczony zostaje przerzutnik E,
pracujacy teraz w konfiguracji przerzutnika JK, tak ze zatrzymanie nastepuje w trakcie poziomu zerowego
przebiegu wyjsciowego i nie ma mozliwosci skrócenia lub wydluzenia impulsów uprzednio zadanych. <
Identyczna sytuacja wystepuje po ponownym przelaczeniu przelacznika zatrzymania Pt i uruchomienia
zatrzymanej sekwencji w celu doliczenia brakujacej liczby impulsów wyjsciowych z bramki otwierajacej G, do
uprzednio zadanej w typowym liczniku nastawnym LN.
Claims (1)
1. Zastrzezenie patentowe Uklad z nastawiana iloscia generowanych impulsów w którym wysylanie zadanej liczby impulsów odbywa sie w ukladzie zbudowanym z licznika nastawnego, ukladu przepelnienia stanu i ukladu wpisywania informacji wykonanych w technice cyfrowej TTL, znamienny tym, ze przerzutnik (E) typu JK, którego wyjscie (Q) polaczone jest z jednym z wejsc czterowejsciowej bramki podtrzymujacej (D) typu NAND, polaczonej wyjsciem z jego wejsciem ustawiajacym (S), pracuje w konfiguracji przerzutnika SR, T lub JK w zaleznosci od stanu104 022 3 podanego na jego wejscie zerujace (R), które jest polaczone z wyjsciem bramki (F) typu NOR, polaczonej wejsciami z dwoma wyjsciami przerzutników statycznych (B i C) których wejscia polaczone sa z przelacznikiem startowym (P2) i ukladem przepelniania (UP) typowego licznika nastawnego (LN), a takze w zaleznosci od stanu na wejsciu informacyjnym (J) przerzutnika (E) typu JK, którego zanegowane wyjscie (Q) polaczone jest z jed¬ nym wejsciem bramki otwierajacej (G) typu NOR, a jego wejscie taktujace (T) polaczone jest poprzez bramke odwracajaca (H) typu NAND z wyjsciem typowego generatora przebiegu prostokatnego (GEN), które równoczes¬ nie polaczone jest z drugim wejsciem bramki otwierajacej (G) typu NOR. wesól
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PL19753177A PL104022B1 (pl) | 1977-04-20 | 1977-04-20 | Uklad z nastawiana iloscia generowanych impulsow |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PL19753177A PL104022B1 (pl) | 1977-04-20 | 1977-04-20 | Uklad z nastawiana iloscia generowanych impulsow |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| PL197531A1 PL197531A1 (pl) | 1978-02-27 |
| PL104022B1 true PL104022B1 (pl) | 1979-07-31 |
Family
ID=19982061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| PL19753177A PL104022B1 (pl) | 1977-04-20 | 1977-04-20 | Uklad z nastawiana iloscia generowanych impulsow |
Country Status (1)
| Country | Link |
|---|---|
| PL (1) | PL104022B1 (pl) |
-
1977
- 1977-04-20 PL PL19753177A patent/PL104022B1/pl not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| PL197531A1 (pl) | 1978-02-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0372749B1 (en) | Semiconductor integrated circuit | |
| KR950004747A (ko) | 경계 검색 셀 및 전자 장치의 내부 논리 블럭과 전자 장치 사이의 신호 통로를 제어하는 방법 | |
| KR100612417B1 (ko) | 펄스-기반 고속 저전력 게이티드 플롭플롭 회로 | |
| US3508079A (en) | Logic sensing circuit with single pushbutton operation | |
| US3471789A (en) | Single pulse switch logic circuit | |
| GB1495689A (en) | Circuit arrangements for eliminating the effects of switch chatter | |
| PL104022B1 (pl) | Uklad z nastawiana iloscia generowanych impulsow | |
| KR920018640A (ko) | Lcd 구동회로 | |
| US3870962A (en) | Means to control pulse width and repetition rate of binary counter means | |
| JPS634151B2 (pl) | ||
| US3541356A (en) | Rs,jk flip-flop building block for logical circuits | |
| KR100366137B1 (ko) | 내부클럭신호발생방법및장치 | |
| US3380033A (en) | Computer apparatus | |
| US3440546A (en) | Variable period and pulse width delay line pulse generating system | |
| US4789959A (en) | Delay circuit for a real time clock | |
| EP0237680A2 (en) | Event distribution and combination system | |
| KR970705120A (ko) | 액정 디스플레이(LCD) 보호 회로(Liquid Crystal Display(LCD) Protection Circuit) | |
| SU930597A1 (ru) | D-триггер | |
| US3706043A (en) | Synchronous parallel counter with common steering of clock pulses to binary stages | |
| SU1647651A1 (ru) | Регистр | |
| SU790129A1 (ru) | Триггер | |
| KR930002257B1 (ko) | 디지탈시스템의 시스템클럭 발생회로 | |
| SU764098A1 (ru) | Дискриминатор импульсов | |
| SU396814A1 (ru) | Всесоюзная | |
| KR890005160B1 (ko) | D-플립플롭과 버퍼 겸용 집적회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Decisions on the lapse of the protection rights |
Effective date: 20040319 |