SU396814A1 - Всесоюзная - Google Patents
ВсесоюзнаяInfo
- Publication number
- SU396814A1 SU396814A1 SU1725717A SU1725717A SU396814A1 SU 396814 A1 SU396814 A1 SU 396814A1 SU 1725717 A SU1725717 A SU 1725717A SU 1725717 A SU1725717 A SU 1725717A SU 396814 A1 SU396814 A1 SU 396814A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- trigger
- circuit
- output
- switching
- Prior art date
Links
Landscapes
- Logic Circuits (AREA)
Description
1
Изобретение отпоситс к области радиоэлектроники и может быть использовано в различных устройствах автоматики и вычислительной техники.
Известно устройство, содержащее триггер пам ти, два коммутационных триггера, выполненные на потенциальных логических элементах «И - НЕ, «И - ИЛИ - НЕ, и шины «Запись п «Вход.
Недостатком известного устройства вл етс больша глубина той части схемы, в которой происходит подготовка триггера к записи входной информации: минимально допустимое врем подготовки к записи (т. е. врем задержки подачи сигнала «Записи после изменени входного сигнала) определ етс задержкой двух логических элементов , тогда как максимальное врем самой записи определ етс задерЛСкой трех логических элементов. Таким образом, врем подготовки занимает существенную часть общего времени продвижени информации от входа к выходу триггера. Это снижает быстродействие триггера.
Предложенное, устройство . от известного отличаетс тем, что, с целью повышепи быстродействи входы пер-вой схемы «И элемента «И - ИЛИ - НЕ первого коммутационного триггера соединены соответственнно с единичным выходом этого же триггера и с
щиной «Зались п первым входо.м второй схемы «И, второй вход которой соединен с шиной «Вход, а третий вход второй схемы «И элемента «И - ИЛИ - НЕ первого коммутационного триггера соединен с единичным выходом второго коммутационного триггера.
Сущность предложенного устройства по сн етс чертежом.
Устройство содержит триггер пам ти / на
логических элементах 2 и 3 («И-НЕ), первый коммутационный триггер 4 па элементах 5 («НЕ) и 6 («И - ИЛИ - НЕ с двум схема-ми «И), второй коммутационный триггер 7 на элементах 8 и 9 («И - НЕ).
Информациопный вход устройства соединен с входом элемента .9 и с входом второй схемы «И элемента 6. Вход записи устройства соединен с входом элемента 5 и с входами первой и второй схемы «И элемента 6. Выход элемента 5 соединен с входом первой схемы «И элемента 6. Выход элемента 8 соединен с входом второй схемы «И элемента 6.
Схема работает следующим образом.
Входной сигнал поступает на элементы, коммутирующие прохождение -сигнала записи , со следующими задержками: на вход элемента 6 непосредственно, т. е. без задержки , на вход элемента 8 с задержкой
срабатывани элемента 9.
Таки.м образом, врем подготовки в данной -схеме определ етс временем задержки только одного логического элемента.
Самоблокировка коммутационных триггеров обеспечиваетс : нри записи «О - св з ми с выхода элемента 8 на входы элементов 6 и 9 И с выхода элемента 9 на вход элемента 8, при записи «I - св з ми с выхода элемента 5 на вход элемента 6нс выхода элемента 6 на вход элемента 8.
Предмет изобретени
Самоблокирующийс триггер, содержащий тр.иггер (Пам ти, два :ком мутационных триггера , выполненные на потенциальных логических элементах «И - НЕ, «И - ИЛИ - ИЕ, и шины «Запись и «Вход, отличающийс тем, что, с целью повышени быстродействи , входы первой схемы «И элемента «И - ИЛИ - НЕ лервого коммутационного триггера соединены соответственно с единичным выходом этого же триггера и с щиной «Запись и первым входом второй схемы «И, второй вход которой соединен с щиной «Вход, а третий вход второй схемы «И элбмента «И - ИЛИ - НЕ первого коммутационного триггера соединен с единичным выходом второго коммутационного триггера.
выхоЗ,
выход О
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1725717A SU396814A1 (ru) | 1971-12-17 | 1971-12-17 | Всесоюзная |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1725717A SU396814A1 (ru) | 1971-12-17 | 1971-12-17 | Всесоюзная |
Publications (1)
Publication Number | Publication Date |
---|---|
SU396814A1 true SU396814A1 (ru) | 1973-08-29 |
Family
ID=20496467
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU1725717A SU396814A1 (ru) | 1971-12-17 | 1971-12-17 | Всесоюзная |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU396814A1 (ru) |
-
1971
- 1971-12-17 SU SU1725717A patent/SU396814A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
GB1493555A (en) | Decoding circuit for binary data | |
GB1158134A (en) | Improved Multirank Multistage Shift Register | |
US3835336A (en) | Pulse width sensing circuit | |
GB1198084A (en) | Information Control System | |
GB1505812A (en) | Address decoder | |
SU396814A1 (ru) | Всесоюзная | |
US3339145A (en) | Latching stage for register with automatic resetting | |
GB1506338A (en) | Cml latch circuits | |
US3657570A (en) | Ratioless flip-flop | |
GB1434771A (en) | Logical circuits | |
GB1086238A (en) | Improvements in electronic data processing system with time sharing of memory | |
SU387524A1 (ru) | Распределитель импульсов | |
GB1196763A (en) | High Speed Memory Logic Network. | |
SU482899A1 (ru) | Делитель на 5 | |
SU766015A1 (ru) | Устройство дл распределени уровней | |
ES332476A1 (es) | Un dispositivo de memoria o almacenaje de datos. | |
SU434601A1 (ru) | Счетчик импульсов | |
SU373885A1 (ru) | Счетчик импульсов на потенциальных элементах | |
SU783956A1 (ru) | Устройство дл получени пачек импульсов | |
SU450368A1 (ru) | - Триггер | |
SU364964A1 (ru) | Всесоюзная пат?111110-1шяп?! | |
SU395904A1 (ru) | Разряд регистра | |
SU411609A1 (ru) | ||
SU364096A1 (ru) | ВСЕСОЮЗИАЗ I mmm'iu-i:^iu.,m | |
SU364112A1 (ru) | Счетное устройство, сохраняющее информацию при перерывах питания |