NL8302933A - ACTIVE OUTPUT LOCKER. - Google Patents
ACTIVE OUTPUT LOCKER. Download PDFInfo
- Publication number
- NL8302933A NL8302933A NL8302933A NL8302933A NL8302933A NL 8302933 A NL8302933 A NL 8302933A NL 8302933 A NL8302933 A NL 8302933A NL 8302933 A NL8302933 A NL 8302933A NL 8302933 A NL8302933 A NL 8302933A
- Authority
- NL
- Netherlands
- Prior art keywords
- output
- terminal
- signal
- transistor
- state
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/0823—Multistate logic
- H03K19/0826—Multistate logic one of the states being the high impedance or floating state
Description
-. '* -1 - 23373/JF/ps-. * -1 - 23373 / JF / ps
Korte aanduiding: Actieve uitgangsblokkeerschakeling.Short designation: Active output inhibit circuit.
De uitvinding heeft betrekking op een uitgangsschakeling met drie toestanden.The invention relates to a three-state output circuit.
5 Deze uitvinding heeft in het algemeen betrekking op elektronische schakelingen en in het bijzonder op uitgangsschakelingen, die bijzonder bruikbaar in geïntegreerde schakelingsinrichtingen zijn.This invention generally relates to electronic circuits and in particular to output circuits, which are particularly useful in integrated circuit devices.
Uitgangsschakelingen voor gebruik in geïntegreerde schakelingen zijn bekend in de stand van de techniek. Dergelijke uitgangsschakelingen 10 ontvangen kenmerkend ingangssignalen met een lage stroom en bufferen deze ingangssignalen tot uitgangssignalen met betrekkelijk hoge stroom. Dergelijke schakelingen kunnen een vrijegrote hoeveelheid stroom opnemen of afgeven. Kenmerkend ontvangen dergelijke uitgangsschakelingen ingangssignalen, die variëren van ongeveer 0 V ( een logische nul of laag signaal) tot ongeveer 3 V ( logisch één of "hoog" signaal). De stroom, die het ingangssignaal van een uitgangstrap is, wanneer een logisch één ingangssignaal wordt ontvangen, is kenmerkend in de orde van grootte van 0,5 mA.Output circuits for use in integrated circuits are known in the art. Such output circuits 10 typically receive low current input signals and buffer these input signals to relatively high current output signals. Such circuits can absorb or deliver a fairly large amount of current. Typically, such output circuits receive input signals ranging from about 0 V (a logic zero or low signal) to about 3 V (logic one or "high" signal). The current, which is the input signal of an output stage, when a logic one input signal is received, is typically of the order of 0.5 mA.
De uitgangsschakeling buffert deze ingangssignalen en verschaft uitgangssignalen, die overeenkomen met ongeveer 0 7 ( logische nul) en ongeveer 20 5 V ( logische één). Dergelijke uitgangsschakelingen kunnen ongeveer 100 mA (logisch nuluitgangssignaal) van uitwendige schakelingen opnemen en ongeveer 50 mA (logisch één uitgangssignaal) afgeven aan uitwendige schakelingen. Natuurlijk kunnen dergelijke uitgangsschakelingen worden gemaakt, die ingangssignalen met hogere of lagere stromen kunnen ontvangen 25 en hogere of lagere uitgangsstromen kunnen afgeven of opnemen.The output circuit buffers these input signals and provides output signals corresponding to about 0 7 (logic zero) and about 20 5 V (logic one). Such output circuits can receive about 100 mA (logic zero output signal) from external circuits and output about 50 mA (logic one output signal) to external circuits. Of course, such output circuits can be made which can receive input signals with higher or lower currents and output or record higher or lower output currents.
Naast dat deze stroom kunnen afgeven en opnemen, worden vele uitgangsschakelingen ontworpen om de zogenaamde uitgangsschakelingen met drie toestanden te zijn, waarbij de uitgangsschakeling of stroom kan afgeven, stroom kan opnemen, of een hoge impedantie aan zijn uitgangsklem kan ver-3° schaffen. Dergelijke schakelingen met drie-toestanden zijn zeer bruikbaar omdat een groot aantal uitgangsschakelingen parallel aan een gemeenschappelijke bus kunnen worden verbonden en op elk gegeven tijdstip een enkele uitgangsschakeling van het aantal uitgangsschakelingenl kan worden vrijgemaakt. De geblokkeerde uitgangstrappen voorzien in een hoge impedantie en hebben derhalve in wezen geen effect op de gemeenschappelijke bus.In addition to being capable of delivering and recording current, many output circuits are designed to be so-called three-state output circuits, where the output circuit can either output current, draw current, or provide a high impedance to its output terminal. Such tri-state circuits are very useful because a large number of output circuits can be connected in parallel to a common bus and a single output circuit can be released from the number of output circuits at any given time. The blocked output stages provide high impedance and therefore have essentially no effect on the common bus.
Ter toelichting van da stand van de techniek zal reeds nu worden verwezen naar de.figuren 1 tot en met 4 van de aangehechte tekening, waarin: r* ' o > -\\ * ·% * * ) _i -2- 23373/JF/ps 1 ι * ê' fig. 1 een schakelschema van een buffer met drie toestanden volgens de stand van de techniek is; fig. 2 een schakelschema van een andere bufferschakeling met drie toestanden volgens de stand van de techniek is; 5 fig. 3 een schakelschema van nog een andere bufferschakeling met drie toestanden volgens de stand van de techniek is; en fig. 4 een schakelschema van een bufferschakeling met open collector volgens de stand van de techniek is.For explanation of the prior art, reference will already be made now to Figures 1 to 4 of the attached drawing, in which: r * 'o> - \\ * ·% * *) _i -2- 23373 / JF 1 is a circuit diagram of a three-state buffer according to the prior art; FIG. 2 is a circuit diagram of another prior art three-state buffer circuit; FIG. 3 is a circuit diagram of yet another prior art three-state buffer circuit; and FIG. 4 is a circuit diagram of a prior art open collector buffer circuit.
Een hierboven bedoelde uitgangsschakeling met drie toestanden is 10 getoond in het schakelschema van fig. 1. Met een logisch één ingangssignaal gelegd aan de MM.UTTüïïNÜ VHld-klem 24, verschaft invertor 25 een logisch nul uitgangssignaal, dat wordt gelegd aan emitter 13b van NPN-transistor .An above-mentioned three-state output circuit is shown in the circuit diagram of FIG. 1. With a logic one input signal applied to the MMUTUTUIN VHld terminal 24, inverter 25 provides a logic zero output signal applied to NPN emitter 13b. transistor.
12 en aan de kathode van diode 21. Met een logische nul gelegd aan emitter 13b van transistor 12, komt transistor 12 in de geleiding, en verschaft 15 dus een logische nul aan de basis van NPN-transistor 20, hetgeen dus tot gevolg heeft, dat transistor 20 in de blokkering komt. Met transistor 20 in de blokkering, wordt de basis van NPN-transistor 26 tot een logisch nulniveau opgetrokken door tussen· de basis van transistor 26 en aarde verbonden weerstand 23. NPN-transistor 26 komt dus in de blokkering, waardoor· 20 uitgangsklem 27 van aarde wordt losgekoppeld. Tegelijkertijd komt met een logische nul gelegd aan de kathode van diode 21 diode 21 in voorwaartse instelling en stroom vloeit van de positieve voedingskiem 16 via weerstand 15 en diode 21. De basis van NPN-transistor 18 wordt dus tot een logisch nulniveau opgetrokken, hetgeen tot gevolg heeft, dat NPN-transistor 18 in 25 de blokkering komt en derhalve een logisch nulsignaal verschaft aan de basis van NPN-transistor 19, hetgeen tot gevolg heeft, dat transistor 19 in de blokkering komt.12 and at the cathode of diode 21. With a logic zero applied to the emitter 13b of transistor 12, transistor 12 enters the conduction, thus providing a logic zero at the base of NPN transistor 20, thus resulting, that transistor 20 is turned off. With transistor 20 in the blocking, the base of NPN transistor 26 is raised to a logic zero level by resistor 23 connected between the base of transistor 26 and ground, so NPN transistor 26 enters the blocking, causing output terminal 27 of earth is disconnected. At the same time, with a logic zero applied to the cathode of diode 21, diode 21 advances and current flows from the positive power supply terminal 16 through resistor 15 and diode 21. Thus, the base of NPN transistor 18 is raised to a logic zero level, which leads to As a result, NPN transistor 18 enters the blocking and therefore provides a logic zero signal to the base of NPN transistor 19, resulting in transistor 19 blocking.
Met transistoren 18 en 19 in de blokkering, is de uitgangsklem 27 effectief losgekoppeld van de positieve voedingsspanning VCC, die is 30 verbonden met klem 16. Met een logisch één-MAAK UITGANG VRIJ-signaal is dus de uitgangsklem van aarde losgekoppeld en de positieve voedingsspanning VCC en het uitgangsbuffer 10 van fig. 1 verschaft een hoge impedantie op uitgangsklem 27.With transistors 18 and 19 in the blocking, the output terminal 27 is effectively disconnected from the positive supply voltage VCC, which is connected to terminal 16. Thus, with a logic ONE-MAKE OUTPUT FREE signal, the output terminal is disconnected from ground and the positive supply voltage VCC and the output buffer 10 of Figure 1 provides a high impedance to output terminal 27.
Met omgekeerd een logisch nul MAAK UITGANG VRlJ-signaal gelegd aan 35 klem 24, verschaft invertor 25 logisch één signaal aan zijn uitgangslei-ding, hetgeen dus tot gevolg heeft, dat de basis-emitterovergang 13b van transistor 12 in pperrichting wordt ingesteld. Gelijksoortig heeft het vA "v _ V \.j f s iConversely, with a logic zero MAKE OUTPUT VR1J signal applied to terminal 24, inverter 25 provides logic one signal to its output line, thus causing the base-emitter junction 13b of transistor 12 to be biased. Similarly, the vA "v _ V \. J f s i
.3 - 23373/JF/ pS.3 - 23373 / JF / pS
logische één uitgangssignaal van invertor 25 tot gevolg dat diode 21 in sperinrichting wordt ingesteld. Op dat moment wordt de uitgangsschakeling 10 geblokkeerd en zal een uitgangssignaal op uitgangsklem 27 verschaffen dat de logische inverse is van het aan klem 11 gelegde ingangssignaal.logic one output signal from inverter 25 causes diode 21 to be set in blocking device. At that time, the output circuit 10 is inhibited and will provide an output signal on output terminal 27 which is the logical inverse of the input signal applied to terminal 11.
5 Met bijvoorbeeld logisch één ingangssignaal gelegd aan klem 11; komt transistor 12 in de blokkering en wordt de basis-collectorovergang van transistor 12 in de voorwaartse richting ingesteld, waardoor dus wordt voorzien in een logische één aan de basis van transistor 20. Transistor 20 komt dus in de geleiding, waardoor dus een basisstroom wordt verschaft aan transis-10 tor 26, hetgeen dus tot gevolg heeft, dat transistor 26 in de geleiding komt. Tegelijkertijd met transistor 20 in de geleiding, is de spanning van de basis van transistor 18 onvoldoende om tot gevolg te hebben, dat transistor 18 in de geleiding komt en met transistor 18 in de blokkering, ontvangt transistor 19 niet voldoende basisstroom om in de geleiding te 15 komen. Transistoren 18 en 19 zijn dus in de blokkering. Met transistor 26 in de geleiding en transistoren 18 en 19 in de blokkering is uitgangsklem 27 effectief geaard en is effectief losgekoppeld van de met klem 16 verbonden positieve voedingsspanning VCC. In responsie op een logische nul MAAK UITGANG VKtJ-signaal en een logisch één gegevensingangssignaal is dus 20 het uitgangssignaal logisch nul.5 With, for example, logically one input signal applied to terminal 11; transistor 12 locks and the base-collector junction of transistor 12 is adjusted in the forward direction, thus providing a logic one at the base of transistor 20. Thus, transistor 20 is turned on, thus providing a base current to transistor 26, thus causing transistor 26 to turn on. Simultaneously with transistor 20 in the conductor, the voltage from the base of transistor 18 is insufficient to cause transistor 18 to turn on and with transistor 18 in the block, transistor 19 does not receive enough base current to pass in the conductor. 15 come. Thus, transistors 18 and 19 are in the block. With transistor 26 in the conductor and transistors 18 and 19 in the blocking, output terminal 27 is effectively grounded and effectively disconnected from the positive supply voltage VCC connected to terminal 16. Thus, in response to a logic zero MAKE OUTPUT VKtJ signal and a logic one data input signal, the output signal is logic zero.
Met omgekeerd en logisch nul ingangssignaal gelegd aan klem 11, komt NPN-transistor 12 in de geleiding, waardoor dus een logische nul wordt verschaft aan de basis van transistor 20, hetgeen dus tot gevolg heeft, dat transistor 20 in de blokkering komt. Met transistor 20 in 25 de blokkering ontvangt transistor 26 een basisaansturing en transistor 26 blijft dus in de blokkering. Met verder transistor 20 in de blokkering is de basis van NPN-transistor 18 hoog en dus komt transistor 18 in de geleiding. Met transistor! 18 in de geleiding wordt basisstroom toegevoerd naar transistor 19 en transistor 19 komt in de geleiding. Met transistor 30 19 in de geleiding en transistor 26 in de blokkering, is uitgangsklem 27 effectief verbonden met de positieve voedingsspanning VCC, die is verbonden met klem 16 en is effectiéf losgekoppeld van aarde. De waar-heidstabel, die de werking van de uitgangsschakeling 10 van fig. 1 weergeeft, is verschaft in tabel 1.With inverse and logic zero input signal applied to terminal 11, NPN transistor 12 is turned on, thus providing a logic zero at the base of transistor 20, thus causing transistor 20 to turn off. With transistor 20 in the blocking, transistor 26 receives a basic drive and thus transistor 26 remains in the blocking. With further transistor 20 in the blocking, the base of NPN transistor 18 is high and thus transistor 18 conducts. With transistor! 18 in the conductor, base current is applied to transistor 19, and transistor 19 enters the conductor. With transistor 30 19 in the conductor and transistor 26 in the blocking, output terminal 27 is effectively connected to the positive supply voltage VCC, which is connected to terminal 16 and is effectively disconnected from ground. The truth table illustrating the operation of the output circuit 10 of FIG. 1 is provided in Table 1.
35 1 '* «* -- \j . -a J V* V* — ijpf1] r ï * » % -4- 23373/JF/ps35 1 '* * * - \ j. -a J V * V * - ijpf1] r * *% -4-23373 / JF / ps
Tabellen 1, 2, 3 Óf_D_Z_ 0 0.1 5 0 10 1 0 Hoge impedantie 1 1 Hoge impedantie , waarbij UE het .MAAK' UITGANG' VKIJ-signaal vertegenwoordigt.Tables 1, 2, 3 Either_D_Z_ 0 0.1 5 0 10 1 0 High impedance 1 1 High impedance, where UE represents the .MAKE 'OUTPUT' VKIJ signal.
10 Het is zeer belangrijk dat uitgangsschakeling 10 zo is opgebouwd dat de voortplantingsvertraging tussen de ontvangst van een MAAK UITGANG YÏÏTÏÏ--signaal op klem 24 en een gegevensingangssignaal op klem 11 en de opwekking van een uitgangssignaal op klem 27 in responsie op het ..MAAK UITGANG VRIJ-en gegevensingangssignaal zo klein mogelijk is. Vanwege deze reden omvatten 15 transistoren 12, 20, 18 en 26 in de schakeling van fig. 1 Schottky-transis-toren en diode 21 is een Schottky-diode, omdat Schottky-transistoren en-dioden een uitermate korte afschakeltijd hebben. Transistor 19 is geen Schottky-transistor omdat de spanning op de collector van transistor 19 altijd ongeveer 0,3 volt is (dat wil zeggen de spanning tussen de collector 20 en de emitter van verzadigde Schottky-transistor 18), hetgeen hoger is dan de spanning van de basis van transistor 19, waardoor verzadiging van transistor 19 wordt voorkomen. Omdat transistor 19 niet verzadigt, kan transistor 19 een niet-Schottky-transistor zijn, aangezien de schakelsnelheid van een niet verzadigde bipolaire transistor voldoende groot is. Van belang is dat 25 wanneer het MAAK' UITGANG VRIJ-signaal, dat is gelegd aan klem 24 van een logische nul naar een logische één schakelt, het uitgangssignaal van invertor 25 schakelt van een logische één naar een logische nul en Schottky-diode 21 gaat geleiden, waardoor wordt voorkomen dat transistoren 18 en 19 in de geleiding komen. Tegelijkertijd heeft- het logische nul uitgangssignaal, 30 dat wordt verschaft door invertor 25, tot gevolg dat transistor 12 in de geleiding komt, hetgeen dus tot gevolg heeft dat transistor 26 in de blokkering komt. Voordat echter transistor 26 in de blokkering komt, dient transistor 12 in de geleiding te zijn en transistor 20 dient in de blokkering te zijn en weerstand 23 dient de basis van transistor 26 voldoende laag te 35 houden om tot gevolg te hebben dat transistor 26 in de blokkering komt.It is very important that output circuit 10 is constructed in such a way that the propagation delay between receiving a MAKE OUTPUT YIITI signal at terminal 24 and a data input at terminal 11 and generating an output at terminal 27 in response to the MAKE. OUTPUT FREE and data input signal is as small as possible. For this reason, 15 transistors 12, 20, 18 and 26 in the circuit of Figure 1 include Schottky transistors and diode 21 is a Schottky diode, because Schottky transistors and diodes have an extremely short turn-off time. Transistor 19 is not a Schottky transistor because the voltage on the collector of transistor 19 is always about 0.3 volts (i.e. the voltage between collector 20 and the emitter of saturated Schottky transistor 18), which is higher than the voltage from the base of transistor 19, preventing saturation of transistor 19. Since transistor 19 does not saturate, transistor 19 can be a non-Schottky transistor since the switching speed of an unsaturated bipolar transistor is sufficiently high. Importantly, when the MAKE 'OUTPUT FREE signal applied to terminal 24 switches from a logic zero to a logic one, the output of inverter 25 switches from a logic one to a logic zero and Schottky diode 21 goes conducting, which prevents transistors 18 and 19 from entering the conductivity. At the same time, the logic zero output signal 30 supplied by inverter 25 causes transistor 12 to conduct, thus causing transistor 26 to turn off. However, before transistor 26 is turned on, transistor 12 should be on and transistor 20 should be on and resistor 23 should keep the base of transistor 26 low enough to cause transistor 26 to turn on. blockage is coming.
Hoewel overeenkomstig transistoren 18 en 19 snel in de blokkering komen in responsie op een hoog MAAK UITGANG VRIJ-signaal, komt transistor 26 bij be- ' ". " <·—» "* T" V V ,.aAlthough, correspondingly, transistors 18 and 19 are quickly blocked in response to a high ENABLE OUTPUT signal, transistor 26 arrives at "". "<- -» "* T" V V, .a
• I• I
-5- 23373/JF/ps * ' « nadering niet zo snel in de blokkering. Overeenkomstig is de totale voort-plantingsvertraging tussen de ontvangst van een logisch één MAAK UITGANG VRIJ-signaal op klemi 24 en de opwekking van een hoge impeaantie toestand op uitgangsklem 26 tamelijk lang, kenmerkend in de orde van grootte van 5 20 nanoseconden voor een uitgangsschakeling met drie toestanden, die ongeveer 25 mW dissipeert en die is vervaardigd onder gebruikmaking van bipolaire overgangscheidingstechnologie (waarbij electrische scheiding tussen elementen binnen de geïntegreerde schakeling wordt verschaft door in sper-richting ingestelde bipolaire overgangen).-5- 23373 / JF / ps * '«approach not so fast in the block. Accordingly, the overall propagation delay between the reception of a logic one MAKE OUTPUT FREE signal on terminal 24 and the generation of a high impedance state on output terminal 26 is quite long, typically of the order of 5 nanoseconds for an output circuit with three states, which dissipates about 25 mW and which is made using bipolar junction separation technology (whereby electrical separation between elements within the integrated circuit is provided by reverse bi-polar junctions).
10 Een ander uitgangsbuffer met drie toestanden 20 is getoond in het schakelschema van fig. 2. De werking van uitgangsbuffer 20 is gelijksoortig aan uitgangsbuffer 10 van fig. 1 en zal derhalve niet gedetailleerd worden beschreven. In responsie op een logisch één MAAK UITGANG VRIJ-signaal op ingangsklem 23 echter verschaft invertor 24 logisch nul uitgangssignaal 15 aan de kathoden van Schottky-dioden 22 en 29· Schottky-diode 29 houdt de basis van transistor 31 laag op identieke wijze als Schottky-diode 21 de basis van transistor 18 laag houdt in de schakeling van fig. 1. Verder heeft net zoals in de schakeling van fig. 1 het logische nul uitgangssignaal van invertor 24 tot gevolg dat transistor 25 en transistor 28 in de blokkering 20 komen en derhalve basisaansturing naar transistor 35 geleiden, hetgeen dus tot gevolg heeft dat transistor 35 in de blokkering komt. Zoals echter in uitgangsbuffer 10 van fig. 1 is er een betrekkelijk lange voortplantings-vertraging tussen de ontvangst van een logisch één MAAK UITGANG VRIJ- signaal op klem 23 en de in de blokkeringkoming van transistor 35, omdat dit signaal 25 zich via invertor 24, Schottky-diode 22 en transistoren 25 en 28 voortplant, voordat weerstand 30 de basis van transistor 35 naar beneden begint· te trekken. Overeenkomstig is de voortplantingsvertraging tussen de ontvangst van een logisch één MAAK UITGANG VRIJ-signaal en de opwekking van een hoge impedantietoestand op uitgangsklem 36 bij b'enadering dezelfde als voor de 30 uitgangsschakeling 10 van fig. 1 voor een vergelijkbaar vermogensverbruik en een vergelijkbare vervaardigingstechnologie. De waarheidstabel, die de werking van uitgangsbuffer 20 weergeeft is gegeven in tabel 2.Another three-state output buffer 20 is shown in the circuit diagram of FIG. 2. The operation of output buffer 20 is similar to output buffer 10 of FIG. 1 and therefore will not be described in detail. In response to a logic one MAKE OUTPUT FREE signal on input terminal 23, however, inverter 24 provides logic zero output signal 15 to the cathodes of Schottky diodes 22 and 29 · Schottky diode 29 keeps the base of transistor 31 low in an identical manner to Schottky diode 21 keeps the base of transistor 18 low in the circuit of Fig. 1. Furthermore, just as in the circuit of Fig. 1, the logic zero output signal of inverter 24 results in transistor 25 and transistor 28 becoming blocked 20 and therefore conduct basic control to transistor 35, thus causing transistor 35 to trip. However, as in output buffer 10 of FIG. 1, there is a relatively long propagation delay between the reception of a logical one ENABLE OUTPUT signal at terminal 23 and the blocking of transistor 35, because this signal 25 is passed through inverter 24, Schottky diode 22 and transistors 25 and 28 propagate before resistor 30 begins to pull down the base of transistor 35. Correspondingly, the propagation delay between the reception of a logic one MAKE OUTPUT FREE signal and the generation of a high impedance state on output terminal 36 is approximately the same as for the output circuit 10 of FIG. 1 for comparable power consumption and manufacturing technology. The truth table showing the operation of output buffer 20 is given in Table 2.
Nog een ander uitgangsbuffer 30 is getoond in fig. 3. De werking van uitgangsbuffer 30 is gelijksoortig aan de werking van uitgangsbuffers 10 35 en 20 van respectievelijk fig. 1 en 2 en zal dus niet gedetailleerd worden beschreven. Net zoals in het geval van uitgangsbuffers 10 en 20 echter, is de voortplantingsvertraging tussen het ontvangst van een logisch één ... VI **? • ' /; Λ τ’ # * -6- 23373/JF/ps MAAK UITGANG VRÏJ-signaal en het in de blokkering komen van transistor 46 tamelijk lang, omdat transistoren 33, 41 en 42 moeten schakelen voordat transistor 46 door de weerstand 47 naar beneden wordt getrokken. De waar-heidstabel, die de werking van uitgangsbuffer 30 van fig. 3 weergeeft is 5 aangegeven in tabel 3.Yet another output buffer 30 is shown in Figure 3. The operation of output buffer 30 is similar to the operation of output buffers 10, 35 and 20 of Figures 1 and 2, respectively, and will not be described in detail. As in the case of output buffers 10 and 20, however, the propagation delay between the reception of a logic one is ... VI **? • '/; Λ τ '# * -6- 23373 / JF / ps MAKE OUTPUT VRIJ signal and the blocking of transistor 46 is quite long, because transistors 33, 41 and 42 must switch before transistor 46 is pulled down by resistor 47 . The truth table showing the operation of output buffer 30 of FIG. 3 is shown in Table 3.
Een ander type uitgangsbuffer is het zogenaamde uitgangsbuffer met open collector, zoals het in fig. 4 getoonde uitgangsbuffer met open collec-! tor 40. In tegenstelling tot de schakelingen met drie toestanden van fig.Another type of output buffer is the so-called open collector output buffer, such as the open collector output buffer shown in FIG. tor 40. In contrast to the three-state circuits of FIG.
1, 2 en 3 is het uitgangsbuffer met open collector niet in staat stroom af 10 te geven, maar is louter in staat om stroom op te nemen of een hoge impedantie op uitgangsklem 54 te verschaffen. Uitgangsbuffer met open collector 40 wordt geblokkeerd door een logisch één Μ5ΜΓ UITGANG VRlJ-signaal, dat wordt gelegd aan ingangsklem 50. Het logisch hoge MAAK UITGANG VRÏJ-signaal op klem 50 wordt gebufferd door buffer 51 en heeft dus tot gevolg dat dat 15 NPN-transistor 53 in de blokkering komt, waar dus de basis van uitgangs-transistor 49 wordt geaard. Met de basis van transistor 49 geaard, komt transistor 49 in de blokkering en de hoge impedantie wordt verschaft op uitgangsklem 54, ongeacht de waarde van het gegevensingangssignaal, dat wordt gelegd aan ingangsklemmen 41. De waarheidstabel voor het uitgangs-20 buffer met open collector van fig. 4 is gegeven in tabel 4.1, 2 and 3, the open collector output buffer is not capable of delivering current 10, but is merely capable of drawing current or providing a high impedance to output terminal 54. Open collector output buffer 40 is blocked by a logic one Μ5ΜΓ OUTPUT VRlJ signal, which is applied to input terminal 50. The logically high MAKE OUTPUT VR1J signal on terminal 50 is buffered by buffer 51, so that 15 NPN- transistor 53 locks, thus grounding the base of output transistor 49. With the base of transistor 49 grounded, transistor 49 locks out and the high impedance is provided at output terminal 54 regardless of the value of the data input signal applied to input terminals 41. The truth table for the open collector output 20 buffer Fig. 4 is given in Table 4.
Tabel 4 ÜF_D_Z_ 0 0 Open collector 25 0 1 0 1 0 Open collector 1 1 Open collecotr , waarbij ÖË het MAAK UITGANG VRÏJ-signaal vertegenwoordigt.Table 4 ÜF_D_Z_ 0 0 Open collector 25 0 1 0 1 0 Open collector 1 1 Open collector, where ÖË represents the MAKE OUTPUT VRIJ signal.
30 Het nadeel van de hierboven beschreven schakelingen van de stand van de techniek is dus de tamelijk lange voort'plantingsvertraging.Thus, the drawback of the prior art circuits described above is the rather long propagation delay.
De uitvinding beoogt dit nadeel op te heffen en voorziet daartoe in een inrichting van de in de aanhef genoemde soort, die het kenmerk heeft, dat deze een gegevensingangsklem omvat voor het ontvangen van een 35 gegevenssignaal, dat of een eerste toestand of een tweede toestand kan hebben, een vrijmaakingangsklem voor het ontvangen van of een vrijmaak-signaal of een blokkeersignaal, een uitgangsklem, een eerste uitgangsschakel- b o u .< ? j oThe object of the invention is to eliminate this drawback and to that end provides an arrangement of the type mentioned in the preamble, characterized in that it comprises a data input terminal for receiving a data signal, which can be either a first state or a second state have, a release input terminal for receiving either a release signal or a blocking signal, an output terminal, a first output switch. j o
VV
-7- 23373/JF/ps orgaan met een eerste stroombehandelingsklem, die is verbonden met de uitgangsklem, een tweede stroombehandelingsklem, die is verbonden met een eerste span-ningspotentiaal en een stuurklem, een eerste orgaan voor het toevoeren van een gekozen spanning naar de stuurklem van het eerste uitgangsschakelorgaan in 5 responsie op het gegevenssignaal en een tweede uitgangsschakelorgaan met een eerste stroombehandelingsklem, die is verbonden met de uitgangsklem, een tweede stroombehandelingsklem, die is verbonden met de tweede spanningspo-tentiaal en een met het stuurorgaan verbonden stuurklem, een tweede orgaan voor het toevoeren van een gekozen spanning aan de stuurklem van het tweede TO uitgangsschakelorgaan in responsie op het gegevenssignaal, een onafhankelijk van het eerste en tweede orgaan zijnd stuurorgaan voor het toevoeren, welk stuurorgaan aanspreekt op het blokkeersignaal, waarbij in responsie op het blokkeersignaal het stuurorgaan een gekozen spanning toevoert naar de stuurklem van het eerste uitgangsschakelorgaan, hetgeen tot gevolg 15 heeft, dat het eerste uitgangsschakelorgaan uitschakelt, ongeacht de toestand van het gegevenssignaal en de spanning gelegd aan de stuurklem van het eerste uitgangsschakelorgaan door het eerste orgaan voor het toevoeren en ongeacht de spanning gelegd aan de stuurklem van het tweede uitgangsschakelorgaan door het tweede orgaan voor het toevoeren en waar-20 bij de uitgangsschakeling een eerste uitgangstoestand heeft, waarbij in responsie op het vrijmaaksignaal een een gegevenssignaal met een eerste toestand, de schakeling stroom kan af geven aan externe schakelingen, die zijn verbonden met de uitgangsklem en een tweede uitgangstoestand, waarbij in responsie op het vrijmaaksignaal en een gegevenssignaal 25 met de tweede toestand, de schakeling stroom kan opnemen vanuit uitwendige schakelingen, die zijn verbonden met de uitgangsklem en een derde uitgangstoestand, waarbij in responsie op het blokkeersignaal de schakeling een hoge impedantie verschaft aan externe met de uitgangsklem verbonden schakelingen.23373 / JF / ps means with a first current treatment terminal connected to the output terminal, a second current treatment terminal connected to a first voltage potential and a control terminal, a first means for supplying a selected voltage to the control terminal of the first output switch in response to the data signal and a second output switch with a first current treatment terminal connected to the output terminal, a second current treatment terminal connected to the second voltage potential and a control terminal connected to the controller, a second means for supplying a selected voltage to the control terminal of the second TO output switching means in response to the data signal, an input control means independent of the first and second means, the control being responsive to the blocking signal, in response to the blocking signal the control means supplies a selected voltage to the control terminal of the first output switching means, causing the first output switching means to turn off regardless of the state of the data signal and the voltage applied to the control terminal of the first output switching means by the first supply means and regardless of the voltage applied to the control terminal of the second output switching means through the second supply means and wherein the output circuit has a first output state, wherein in response to the enable signal a data signal having a first state, the circuit can output current to external circuits, which are connected to the output terminal and a second output state, wherein in response to the release signal and a data signal 25 with the second state, the circuit can receive current from external circuits connected to the output terminal and a third output state, in response to the blocking signal the switch ng provides a high impedance to external circuits connected to the output terminal.
30 Samenvattend wordt in overeenstemming met de strekking van deze uitvinding voorzien in een nieuwe uitgangsbufferschakeling met drie toestanden die een orgaan bevat voor het snel in de blokkering doen komen van zowel de stroomafgevende als de stroomopnemende uitgangstransistoren van het buffer in responsie op een blokkeer-uitgang-signaal. In tegenstelling 35 tot de uitgangsbuffers met drie toestanden volgens de stand van de techniek, heeft de volgens deze uitvinding opgebouwde schakeling tot gevolg dat de stroomopnemende uitgangstransistor wordt geblokkeerd met een minimum aan ·*** » a r? «7 * * -8- 23373/JF/ps poortvertragingen volgend op de ontvangst van een blokkeer-uitgang-signaal. Deze schakeling verschaft dus een hoge impedantie aan de uitgangsklem in een uitermate korte tijd volgend op de ontvangst van een blokkeer-uitgang-signaal.In summary, in accordance with the scope of this invention, there is provided a novel three-state output buffer circuit which includes means for rapidly blocking both the current-emitting and current-absorbing output transistors of the buffer in response to a blocking output. signal. In contrast to the prior art three-state output buffers, the circuit constructed in accordance with the present invention results in the current-absorbing output transistor being blocked with a minimum of ***. 7 * * -8- 23373 / JF / ps gate delays following receipt of a blocking output signal. Thus, this circuit provides a high impedance to the output terminal in an extremely short time following receipt of a blocking output signal.
Deze uitvinding zal nu onder verwijzing naar de uitvoeringsvorm van 5 deze uitvinding, die in het schakelschema van de resterende fig. 5 is weergegeven, worden beschreven, welke fig. 5 een schakelschema is van één uitvoeringsvorm van een bufferschakeling met drie toestanden, dat is opgebouwd volgens het voorstel van deze uitvinding.This invention will now be described with reference to the embodiment of the present invention shown in the circuit diagram of the remaining FIG. 5, which FIG. 5 is a circuit diagram of one embodiment of a three-state buffer circuit constructed according to the proposal of this invention.
Zoals getoond in fig. 5 bevat uitgangsbuffer 50 en NPN-transistor 10 60, waarvan de emitter is verbonden met uitgangsklem 58 en de collector via weerstand 56 is verbonden met een met klem 55 verbonden positieve voedingsspanning VCC. De basis van transistor 60 is via weerstand 61 en Schottky-diode 62 verbonden met de emitter van transistor 60 teneinde te voorzien in een stroomweg voor ontlading van de basis van transistor 60, wanneer 15 transistor 59 in de blokkering komt, waardoor basisaansturing van transistor 60 wordt verwijdert. NPN-transistor 59 heeft zijn collector verbonden met de collector van transistor 60 en zijn emitter verbonden met de basis van transistor 60 en derhalve vormen transistoren 59 en 60 een Darlington-twee-tal. De basis van transistor 59 ontvangt een signaal dat de werking van 20 transistoren 59 en 60 stuurt en dus regelt of al dan niet stroom zal worden afgegeven via weerstand 56 en transistor 60 aan uitgangsklem 58. Uitgangsbuffer 50 bevat eveneens transistor 63, waarvan de collector is verbonden met de uitgangsklem 58, de emitter is geaard en de basis is verbonden voor het ontvangen van een ingangssignaal, dat de werking van transistor 63 stuurt 25 en dus regelt of al dan niet stroom zal worden opgenomen van uitgangsklem 58 via transistor 63. Wanneer uitgangsklem 58 in de hoge impedantie toestand dient te zijn, wordt de basis van transistor 59 naar beneden getrokken door de werking van transistor 65. Wanneer uitgangsklem 58 in de hoge impedantie toestand dient te zijn, wordt gelijksoortig· de basis van transistor 63 naar 30 beneden getrokken door de werking van transistor 67. Dit staat direct in tegenstelling tot de bufferschakelingen met drie toestanden volgens de stand van de techniek, waarin de basis van transistor 63 niet naar beneden wordt getrokken door een specifieke blokkeertransistor 67, maar daarentegen naar beneden wordt getrokken door de werking van andere elementen, die eveneens 35 dienen voor het voortplanten van het gegevensingangssignaal. Wanneer bijvoorbeeld een logisch één MAAK UITGANG VRIJ-signaal wordt gelegd aan klem 150 verschaft buffer 151 een logisch één-signaal aan weerstanden RA en R5.As shown in Figure 5, output buffer 50 and NPN transistor 10 include 60, the emitter of which is connected to output terminal 58 and the collector is connected via resistor 56 to a positive supply voltage VCC connected to terminal 55. The base of transistor 60 is connected through resistor 61 and Schottky diode 62 to the emitter of transistor 60 to provide a current path for discharging the base of transistor 60 when transistor 59 locks, causing basic driving of transistor 60 is removed. NPN transistor 59 has its collector connected to the collector of transistor 60 and its emitter connected to the base of transistor 60, and thus transistors 59 and 60 form a Darlington pair. The base of transistor 59 receives a signal that controls the operation of 20 transistors 59 and 60 and thus controls whether or not current will be delivered through resistor 56 and transistor 60 at output terminal 58. Output buffer 50 also includes transistor 63, the collector of which is connected to the output terminal 58, the emitter is grounded and the base is connected to receive an input signal, which controls the operation of transistor 63 and thus controls whether or not current will be taken from output terminal 58 through transistor 63. When output terminal 58 is to be in the high impedance state, the base of transistor 59 is pulled down by the operation of transistor 65. When output terminal 58 is to be in the high impedance state, similarly, the base of transistor 63 is pulled down by the operation of transistor 67. This is in direct contrast to the prior art three-state buffer circuits, w At the base of transistor 63, it is not pulled down by a specific blocking transistor 67, but instead is pulled down by the operation of other elements, which also serve to propagate the data input signal. For example, when a logic one CREATE OUTPUT signal is applied to terminal 150, buffer 151 provides a logic one signal to resistors RA and R5.
lA -> '.SI1A -> .SI
> ; ; -9- 23373/JF/ps>; ; -9- 23373 / JF / ps
Met weerstanden R4 en R5 verbonden met een logisch één of hoog signaal, worden de basis-emitter overgangen van transistoren 65 en 67 voorwaarts ingesteld en komen derhalve transistoren 65 en 67 in de geleiding. Met transistoren 65 en 67 in de geleiding worden de basis van transistoren 59 en 63 5 naar beneden getrokken en komen derhalve transistoren 59, 60 en 63 in de blokkering, waardoor wordt voorzien in een hoge impedantie aan uitgangsklem 58. Van belang is dat de voortplantingsvertraging tussen de ontvangst van een logisch één maak-uitgang-vrij-signaal op ingangsklem 150 en de bases van transistoren 59 en 63 gelijkwaardig is aan één poortvertraging, waarbij 10 de poortvertraging wordt verschaft door de door buffer 51 en transistoren 65 en 67 gevormde enkele poort. In responsie op een logisch één MAAK UITGANG VRIJ-signaal, wordt de uitgangsklem 58 in de hoge impedantie toestand gezet na een zeer korte voortplantingsvertraging, een voortplantingsvertraging die veel kleiner is dan de voortplantingsvertraging tussen het ontvangst 15 van een hoog MAAK UITGANG VRIJ-signaal en de opwekking van een hoge impedantie toestand aan de uitgangsklem van het buffer met drie toestanden volgens de stand van de techniek.With resistors R4 and R5 connected to a logic one or high signal, the base-emitter transitions of transistors 65 and 67 are biased forward and thus transistors 65 and 67 are turned on. With transistors 65 and 67 in the conductor, the bases of transistors 59 and 63 are pulled down and thus transistors 59, 60 and 63 become blocked, providing a high impedance at output terminal 58. It is important that the propagation delay between the reception of a logic one make output free signal at input terminal 150 and the bases of transistors 59 and 63 is equivalent to one gate delay, the gate delay being provided by the single gate formed by buffer 51 and transistors 65 and 67 . In response to a logic one MAKE OUTPUT FREE signal, the output terminal 58 is set to the high impedance state after a very short propagation delay, a propagation delay much smaller than the propagation delay between receiving a high MAKE OUTPUT FREE signal and the generation of a high impedance state at the output terminal of the three state buffer of the prior art.
Teneinde de beschrijving van de werking van het uitgangsbuffer 50 te completeren verschaft wanneer een laag MAAK UITGANG VRIJ-signaal wordt 20 gelegd aan klem 150 buffer 151 een laag signaal aan de bases van transistoren 65 en 67 via respectievelijk weerstanden 64 en 66, hetgeen dus tot gevolg heeft dat transistoren 65 en 67 in de blokkering komen. De bases van transistoren 59 en 63 worden dus niet naar beneden getrokken en hun werking wordt bepaald door de toestand van het ingangsgegevenssignaal dat is gelegd 25 aan klem 51. Met bijvoorbeeld een logisch nul ingangsgegevenssignaal gelegd aan ingangsklem 51, komen transistoren 52 en 53 in de blokkering, hetgeen dus tot gevolg heeft dat transistor 63 in de blokkering komt. Met transistor 53 in de blokkering is gelijksoortig de basis van transistor 59 verbonden met een hoge spanning via weerstand 54 en transistor 59 komt in de geleiding. 30 Met transistor 59 in de geleiding voert transistor 59 basisstroom toe naar transistor 60, hetgeen dus tot gevolg heeft dat transistor 60 in de geleiding komt. Met transistor 60 in de geleiding, wordt uitgangsklem 58 effectief verbonden met de positieve voedingsspanning VCC, die met klem 55 is verbonden en uitgangsklem 58 wordt effectief losgekoppeld van aarde, hetgeen het 35 uitgangsklem 58 dus mogelijk maakt stroom af te geven via transistor 56 en transistor 60 aan externe schakelingen (niet getoond), die met uitgangsklem 58 zijn verbonden.In order to complete the description of the operation of the output buffer 50, when a low MAKE OUTPUT FREE signal is applied to terminal 150, buffer 151 provides a low signal to the bases of transistors 65 and 67 through resistors 64 and 66, respectively, thus as a result, transistors 65 and 67 become blocked. Thus, the bases of transistors 59 and 63 are not pulled down and their operation is determined by the state of the input data signal applied to terminal 51. For example, with a logic zero input data signal applied to input terminal 51, transistors 52 and 53 enter the blocking, so that transistor 63 becomes blocked. Similarly, with transistor 53 in the blocking, the base of transistor 59 is connected to a high voltage through resistor 54 and transistor 59 is turned on. With transistor 59 in the conductor, transistor 59 supplies base current to transistor 60, so that transistor 60 enters the conductor. With transistor 60 in the conductor, output terminal 58 is effectively connected to the positive supply voltage VCC, which is connected to terminal 55, and output terminal 58 is effectively disconnected from ground, thus enabling output terminal 58 to output current through transistor 56 and transistor 60 of external circuits (not shown) connected to output terminal 58.
-n-n
'· ·-* -j % V- * - y% V
-10- 23373/JF/ps I i ' i-10-23373 / JF / ps I i 'i
Met omgekeerd een logisch één gegevensingangssignaal gelegd aan in-gangsklem 51» komen transistoren 52 en 53 in de geleiding, waardoor dus basisstroom wordt gelegd aan transistor 63, hetgeen tot gevolg heeft dat transistor 63 in de geleiding komt en dus uitgangsklem 58 aard. Met tran-5 sistor 53 in de geleiding wordt tegelijkertijd de basis van transistor 59 laag gehouden teneinde te voorkomen dat transistor 59 in de geleiding komt. Met transistor 59 in de blokkering wordt geen basisstroom toegevoerd naar transistor 60 en derhalve blijft transistor 60 in de blokkering, waardoor uitgangsklem 58 wordt losgekoppeld van de met klem 55 verbonden positieve 10 voedingsspanning VCC. Uitgangsklem 58 kan dus stroom opnemen van externe schakelingen (niet getoond) via transistor 63.Conversely, with a logic one data input signal applied to input terminal 51, transistors 52 and 53 enter conduction, thus applying base current to transistor 63, causing transistor 63 to conduct and thus output terminal 58 to be ground. With transistor 53 in the conductor, the base of transistor 59 is simultaneously kept low to prevent transistor 59 from entering the conductor. With transistor 59 in the blocking, no base current is applied to transistor 60 and therefore transistor 60 remains in the blocking, thereby disconnecting output terminal 58 from the positive supply voltage VCC connected to terminal 55. Thus, output terminal 58 can draw current from external circuits (not shown) through transistor 63.
Volgens het voorstel van de onderhavige uitvinding wordt dus voorzien in een uitgangsbuffer met drie toestanden met een uitermate korte voort-plantingsvertraging tussen de ontvangst van een blokkeer-uitgang-signaal 15 (dat wil zeggen een hoog MAAK UITGANG VRIJ-signaal) en de opwekking van een hoge impedantie toestand aan de uitgangsklem van het buffer met drie toestanden. Voor een kenmerkende uitgangsschakeling, die is opgebouwd in overeenstemming met deze uitvinding onder gebruikmaking van bipolaire overgangs-scheidingstechnologie en die ongeveer 25 mW vermogen dissipeert, is de 20 voortplantingsvertraging tussen de ontvangst van een logisch één MAAK UITGANG VRIJ (OE)-signaal op klem 150 en de opwekking van een hoge impedantie toestand op uitgangsklem 58 ongeveer 10 nanoseconden, ongeveer de helft van de voortplantingsvertraging van uitgangsschakelingen volgens de stand van de techniek. Natuurlijk is de feitelijke voortplantingsvertraging tussen 25 de ontvangst van een logisch één "ÖET-signaal en de opwekking van een hoge impedantie toestand op uitgangsklem 58 afhankelijk van de vermogensdissi-patie van de schakeling en de specifieke vervaardigingstechnologie die is gebruikt voor het vervaardigen van een volgens deze uitvinding opgebouwde uitgangsschakeling.Thus, according to the proposal of the present invention, there is provided a three-state output buffer with an extremely short propagation delay between the reception of a blocking output signal 15 (i.e., a high MAKE OUTPUT FREE signal) and the generation of a high impedance state at the output terminal of the three-state buffer. For a typical output circuit constructed in accordance with this invention using bipolar transitional separation technology and dissipating approximately 25 mW of power, the propagation delay between the reception of a logic one CREATE OUTPUT (OE) signal at terminal 150 and the generation of a high impedance state on output terminal 58 is about 10 nanoseconds, about half the propagation delay of prior art output circuits. Of course, the actual propagation delay between the reception of a logic one "OET signal and the generation of a high impedance state on output terminal 58 is dependent on the power dissipation of the circuit and the specific manufacturing technology used to manufacture a output circuit constructed in this invention.
30 Hoewel deze uitvinding is beschreven onder verwijzing naar de speci fieke uitvoeringsvormen van deze uitvinding, zijn deze specifieke uitvoeringen, die in deze beschrijving zijn beschreven bedoeld om slechts als voorbeeld te dienen en dienen niet te worden geïnterpreteerd als beperkingen van de strekking van de onderhavige uitvinding. Talrijke andere uitvoerings-35 vormen van de onderhavige uitvinding zullen eenvoudig blijken aan vaklui op dit gebied van de techniek in het licht van het voorstel van deze beschrijving.Although this invention has been described with reference to the specific embodiments of this invention, these specific embodiments described herein are intended to be exemplary only and are not to be construed as limiting the scope of the present invention . Numerous other embodiments of the present invention will be readily apparent to those skilled in the art in light of the scope of this specification.
^ *7* c-7 ejf·^ * 7 * c-7 ejf
Claims (9)
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US42535282A | 1982-09-28 | 1982-09-28 | |
| US42535282 | 1982-09-28 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| NL8302933A true NL8302933A (en) | 1984-04-16 |
| NL193012B NL193012B (en) | 1998-03-02 |
| NL193012C NL193012C (en) | 1998-07-03 |
Family
ID=23686179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| NL8302933A NL193012C (en) | 1982-09-28 | 1983-08-22 | Three-state output circuit. |
Country Status (5)
| Country | Link |
|---|---|
| JP (1) | JPS5980022A (en) |
| DE (1) | DE3335133A1 (en) |
| FR (1) | FR2533780B1 (en) |
| GB (1) | GB2128432B (en) |
| NL (1) | NL193012C (en) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4683383A (en) * | 1984-07-19 | 1987-07-28 | Tandem Computers Incorporated | Driver circuit for a three-state gate array using low driving current |
| US4801825A (en) * | 1987-07-06 | 1989-01-31 | Motorola, Inc. | Three level state logic circuit having improved high voltage to high output impedance transition |
| US4849659A (en) * | 1987-12-15 | 1989-07-18 | North American Philips Corporation, Signetics Division | Emitter-coupled logic circuit with three-state capability |
| JP2806623B2 (en) * | 1990-11-06 | 1998-09-30 | 日本電気アイシーマイコンシステム株式会社 | TTL output circuit |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS582437B2 (en) * | 1978-11-25 | 1983-01-17 | 富士通株式会社 | Three-state output circuit |
| US4311927A (en) * | 1979-07-18 | 1982-01-19 | Fairchild Camera & Instrument Corp. | Transistor logic tristate device with reduced output capacitance |
| JPS57129029A (en) * | 1981-02-02 | 1982-08-10 | Hitachi Ltd | Three-state circuit |
| JPS57141129A (en) * | 1981-02-26 | 1982-09-01 | Toshiba Corp | Semiconductor circuit |
-
1983
- 1983-08-12 GB GB08321748A patent/GB2128432B/en not_active Expired
- 1983-08-22 NL NL8302933A patent/NL193012C/en not_active IP Right Cessation
- 1983-09-26 FR FR8315246A patent/FR2533780B1/en not_active Expired
- 1983-09-27 JP JP58177163A patent/JPS5980022A/en active Pending
- 1983-09-28 DE DE19833335133 patent/DE3335133A1/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| NL193012B (en) | 1998-03-02 |
| GB2128432B (en) | 1986-07-30 |
| DE3335133A1 (en) | 1984-03-29 |
| FR2533780A1 (en) | 1984-03-30 |
| FR2533780B1 (en) | 1989-11-03 |
| GB8321748D0 (en) | 1983-09-14 |
| JPS5980022A (en) | 1984-05-09 |
| GB2128432A (en) | 1984-04-26 |
| NL193012C (en) | 1998-07-03 |
| DE3335133C2 (en) | 1993-01-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4330723A (en) | Transistor logic output device for diversion of Miller current | |
| EP0593628B1 (en) | Power mosfet driver with cross-conduction current reduction | |
| US4255670A (en) | Transistor logic tristate output with feedback | |
| JPS6347012B2 (en) | ||
| US4311927A (en) | Transistor logic tristate device with reduced output capacitance | |
| US4677320A (en) | Emitter coupled logic to transistor transistor logic translator | |
| US4988898A (en) | High speed ECL/CML to TTL translator circuit | |
| EP0418466A2 (en) | High level clamp driver | |
| JP2539898B2 (en) | True TTL output converter driver including true ECL3 state control | |
| JPS62160819A (en) | Driver circuit | |
| US4661727A (en) | Multiple phase-splitter TTL output circuit with improved drive characteristics | |
| US5051623A (en) | TTL tristate circuit for output pulldown transistor | |
| US4988899A (en) | TTL gate current source controlled overdrive and clamp circuit | |
| NL8302933A (en) | ACTIVE OUTPUT LOCKER. | |
| US5118974A (en) | Tristate circuits with fast and slow OE signals | |
| US4490631A (en) | Totem pole/open collector selectable output circuit | |
| US4649297A (en) | TTL circuits generating complementary signals | |
| US5012128A (en) | High speed push-pull driver having current mirror pull-down | |
| EP0344614B1 (en) | Ttl totem pole anti-simultaneous conduction circuit | |
| US5075566A (en) | Bipolar emitter-coupled logic multiplexer | |
| EP0119249A4 (en) | High-speed schottky ttl gate apparatus. | |
| US5896058A (en) | High speed totem pole FET driver circuit with differential cross conduction prevention | |
| US5021687A (en) | High speed inverting hysteresis TTL buffer circuit | |
| WO1986004197A1 (en) | Tri-state driver circuit | |
| US5093587A (en) | ECL bidirectional bus for use in a network with modules which employs high resistance interconnect technology between module |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A85 | Still pending on 85-01-01 | ||
| BA | A request for search or an international-type search has been filed | ||
| BB | A search report has been drawn up | ||
| BC | A request for examination has been filed | ||
| V1 | Lapsed because of non-payment of the annual fee |
Effective date: 19990301 |