JP2806623B2 - TTL output circuit - Google Patents
TTL output circuitInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路のTTL出力回路に関し、特
にその回路構成に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a TTL output circuit of a semiconductor integrated circuit, and particularly to a circuit configuration thereof.
〔従来の技術〕 半導体集積回路の出力回路として良く用いられるTTL
出力回路としては、第２図に示すオープンコレクタ型TT
L出力回路や第３図に示すトーテムポール型出力回路が
ある。[Prior art] TTL often used as output circuit of semiconductor integrated circuit
The output circuit is an open collector type TT shown in Fig. 2.
There is an L output circuit and a totem pole type output circuit shown in FIG.
オープンコレクタ型TTL出力回路は、第２図に示すよ
うに、位相分割部１と出力トランジスタ部２とからな
る。The open collector type TTL output circuit includes a phase dividing section 1 and an output transistor section 2 as shown in FIG.
位相分割部１は、負荷としての抵抗R1とNPNトランジ
スタQ1と抵抗R2とを、高位側電源端子３と接地端子４と
の間に接続したコレクタ負荷エミッタフォロア構成の回
路となっている。入力信号は、NPNトランジスタQ1のベ
ースに接続された入力端子５に入力される。The phase dividing section 1 is a circuit having a collector load emitter follower configuration in which a resistor R 1 as a load, an NPN transistor Q 1, and a resistor R 2 are connected between a higher power supply terminal 3 and a ground terminal 4. . The input signal is inputted to the input terminal 5 connected to the base of NPN transistor Q 1.
出力トランジスタ部２はNPNトランジスタQ2からな
り、ベースには位相分割部１からの信号が入力され、コ
レクタが出力端子６になっている。Output transistor section 2 is made of NPN transistor Q 2, the base signal from the phase dividing section 1 is input to a collector as an output terminal 6.
一方、トーテムポール型のTTL出力回路は、第３図に
示すように、高位側電源端子３と接地端子４との間に出
力トランジスタ部２とオフバッファ回路部７を縦積みに
した構成となっている。On the other hand, as shown in FIG. 3, the totem pole type TTL output circuit has a configuration in which the output transistor section 2 and the off-buffer circuit section 7 are vertically stacked between the high-order power supply terminal 3 and the ground terminal 4. ing.
オフバッファ回路部７は、ダーリントン接続された２
つのNPNトランジスタQ3及びQ4と負荷抵抗R3とからな
る。The off-buffer circuit unit 7 is connected to the Darlington-connected 2
One of the NPN transistors Q 3 and Q 4 and consisting of the load resistors R 3 Prefecture.
なお、ダーリントン接続されたトランジスタQ3及びQ4
はシングルトランジスタであっても構わない。The Darlington-connected transistors Q 3 and Q 4
May be a single transistor.
上述のように、TTL出力回路としてはいくつかの回路
形式のものがあるが、従来、集積回路の回路設計の段階
で論理回路の構成を決ると、これに対応する出力回路と
しては、冗長性を避けるため、一種類の出力回路しか設
けないのが通常である。As described above, there are several types of TTL output circuits, but conventionally, if the configuration of a logic circuit is determined at the stage of circuit design of an integrated circuit, the corresponding output circuit will have redundancy. Usually, only one type of output circuit is provided in order to avoid this.
出力回路は、次段に接続される負荷回路を駆動するた
めのものであるので、その負荷条件に最適な出力信号を
出力するのが望ましく、負荷条件が決るとそれに最適な
出力回路が決る。Since the output circuit is for driving a load circuit connected to the next stage, it is desirable to output an output signal optimal for the load condition. When the load condition is determined, the optimal output circuit is determined.
例えば、オープンコレクタ型TTL出力回路は、入力信
号がロウレベルの時の出力のインピーダンスが高いこと
から、バスラインに接続する回路などに用いられる。For example, an open collector TTL output circuit is used for a circuit connected to a bus line or the like because the output impedance is high when an input signal is at a low level.
又、トーテムポール型のTTL出力回路は、駆動能力が
大きいことから、負荷として論理回路が接続されるよう
な場合に用いられることが多い。Further, a totem pole type TTL output circuit is often used when a logic circuit is connected as a load because of its large driving capability.
ところが、従来の集積回路では、前述のように、回路
設計の段階で出力回路の回路形式が決まり、出力特性が
固定されて他の出力特性に変えることができないため、
この出力回路の次段に接続される負荷条件に変更があっ
た場合などには、この負荷条件に適合した出力特性で駆
動することができなくなるという不都合が起る。However, in the conventional integrated circuit, as described above, the circuit type of the output circuit is determined at the circuit design stage, and the output characteristics are fixed and cannot be changed to other output characteristics.
If the load conditions connected to the next stage of the output circuit are changed, for example, there is a disadvantage that the driving cannot be performed with the output characteristics suitable for the load conditions.
本発明は上記のような点に鑑みてなされたものであっ
て、１つの出力回路で、オープンコレクタ型とトーテム
ポール型を使い分けることのできるTTL出力回路を提供
することを目的とする。The present invention has been made in view of the above points, and an object of the present invention is to provide a TTL output circuit which can use an open collector type and a totem pole type with one output circuit.
本発明のTTL出力回路は、ベースに外部からの入力信
号を受けるバイポーラトランジスタと負荷回路とを含む
コレクタ負荷エミッタフォロアの位相分割部と、トーテ
ムポール型出力回路の電流供給側バイポーラトランジス
タを含むオフバッファ回路部と、トーテムポール型出力
回路の電流吸込み側バイポーラトランジスタを含む出力
トランジスタ部とからなるTTL出力回路があって、前記
負荷回路に、外部からの二値制御信号に応じて前記オフ
バッファ回路部を活性化させ又は非活性化させてオープ
ンコレクタ型出力回路又はトーテムポール型出力回路に
切り替える手段を設けたTTL出力回路において、前記負
荷回路は、同一導電型の二つのMOSトランジスタを縦積
みにした回路とこの回路に並列に接続された抵抗とから
なり、前記二つのMOSトランジスタのゲートには外部か
らの制御信号が入力され、前記二つのMOSトランジスタ
の共通の接続点からの信号が前記オフバッファ回路部の
入力部に入力されるように接続されていることを特徴と
する。The TTL output circuit of the present invention comprises a collector load emitter follower phase splitter including a bipolar transistor and a load circuit that receive an external input signal at a base, and an off buffer including a current supply-side bipolar transistor of a totem pole type output circuit. There is a TTL output circuit comprising a circuit portion and an output transistor portion including a current sink side bipolar transistor of a totem pole type output circuit, wherein the off buffer circuit portion is provided in the load circuit in response to an external binary control signal. In the TTL output circuit provided with means for activating or deactivating the open collector type output circuit or the totem pole type output circuit, the load circuit is formed by vertically stacking two MOS transistors of the same conductivity type. The circuit consists of a circuit and a resistor connected in parallel with this circuit. An external control signal is input to a gate of the MOS transistor, and a signal from a common connection point of the two MOS transistors is connected to an input portion of the off-buffer circuit portion. I do.
次に本発明の最適な実施例について、図面を参照して
説明する。Next, an optimal embodiment of the present invention will be described with reference to the drawings.
第１図は、本発明の一実施例の回路構成を示す回路図
である。FIG. 1 is a circuit diagram showing a circuit configuration of one embodiment of the present invention.
本実施例の回路構成は、第３図に示す従来のトーテム
ポール型TTL出力回路の回路構成と類似しているが位相
分割部８の負荷回路の部分が異なっている。The circuit configuration of the present embodiment is similar to the circuit configuration of the conventional totem-pole type TTL output circuit shown in FIG. 3, but the load circuit of the phase division unit 8 is different.
本実施例の位相分割部８は、２つのＰチャンネルMOS
トランジスタQ5とQ6を直列に接続した回路と、抵抗R1と
ＮチャンネルMOSトランジスタQ7を直列に接続した回路
とを並列に接続した回路構成となっている。The phase dividing unit 8 of the present embodiment includes two P-channel MOSs.
A circuit connected to the transistor Q 5 and Q 6 in series and a resistor R 1 and the N-channel MOS transistor Q 7 is a circuit configuration which connects the circuit connected in series in parallel.
そして、２つのＰチャンネルMOSトランジスタQ5及びQ
6のゲートとＮチャンネルMOSトランジスタQ7のゲートと
が共通に接続され、ここに外部からの制御信号φが機能
選択端子９を介して入力されている。And two P-channel MOS transistors Q 5 and Q
6 is connected to the gate and N-channel MOS transistor Q 7 of the can common gate, wherein the control signal φ from the outside is inputted via the function selection terminal 9.
以下に本実施例の動作について述べる。 The operation of this embodiment will be described below.
先ず、機能選択端子９の電位がロウレベルの場合、Ｐ
チャンネルMOSトランジスタQ5及びQ6がオン状態とな
り、ＮチャネルMOSトランジスタQ7がオフ状態になる。First, when the potential of the function selection terminal 9 is low, P
Channel MOS transistors Q 5 and Q 6 are turned on state, N = channel MOS transistor Q 7 is turned off.
この状態で、位相分割部８のNPNトランジスタQ1のベ
ースに外部から入力信号が入力されると、この入力信号
の電位レベルに応じてNPNトランジスタQ1がオン・オフ
する。In this state, when the input signal from the outside to the base of the NPN transistor to Q 1 phase dividing section 8 is input, the NPN transistor Q 1 is turned on and off in response to the potential level of the input signal.
そしてこのNPNトランジスタQ1のオン・オフによって
オフバッファ回路部７のNPNトランジスタQ3のベースに
ロウ・ハイの電位が与えられて、本実施例はトーテムポ
ール型TTL出力回路として動作する。And given the potential of the base to the low-high NPN transistor Q 3 off the buffer circuit 7 by turning on and off the NPN transistors Q 1, this embodiment operates as a totem-pole TTL output circuit.
次に、機能選択端子９の電位がハイレベルの場合、Ｐ
チャンネルMOSトランジスタQ5およびQ6がオフ状態にな
り、ＮチャンネルMOSトランジスタQ7がオン状態にな
る。Next, when the potential of the function selection terminal 9 is at a high level, P
Channel MOS transistors Q 5 and Q 6 are turned off state, N = channel MOS transistor Q 7 is turned on.
従ってこの時には、オフバッファ回路部７のNPNトラ
ンジスタQ3のベースが開放状態となり、オフバッファ回
路部７は動作しない。Therefore at this time, the base of the NPN transistor Q 3 off the buffer circuit 7 is opened, the off buffer circuit 7 does not operate.
一方、出力トランジスタ部２のNPNトランジスタQ2の
ベースには抵抗R1,NチャンネルMOSトランジスタQ7,NPN
トランジスタQ1及び抵抗R2を通して流れる電流によって
電位が与えられる。On the other hand, the resistance R 1 to the base of NPN transistor Q 2 of the output transistor section 2, N-channel MOS transistors Q 7, NPN
Is supplied with a potential by a current flowing through the transistor Q 1 and resistors R 2.
この電位は、NPNトランジスタのオン・オフの状態に
応じてハイ・ロウのレベルとなる。This potential is at a high / low level according to the on / off state of the NPN transistor.
すなわち、この場合には本実施例はオープンコレクタ
型TTL出力回路として動作する。That is, in this case, the present embodiment operates as an open collector type TTL output circuit.
なお、以上の説明からも明らかなように、位相分割部
８のＮチャンネルMOSトランジスタQ7は本実施例の効果
に直接関るものではない。As is apparent from the above description, N-channel MOS transistor Q 7 of the phase dividing section 8 is not directly Sekiru the effect of this embodiment.
本実施例において、ＮチャンネルMOSトランジスタQ7
を取り除き、抵抗R1とNPNトランジスタQ1のコレクタと
を直接に接続しても本実施例の効果は失なわれない。In this embodiment, the N-channel MOS transistor Q 7
Was removed, the effect of the resistor R 1 and NPN transistor to Q 1 this embodiment is also directly connected to the collector is not lost.
このＮチャンネルMOSトランジスタQ7を設けることに
よって、オープンコレクタ型出力回路として用いる時と
トーテムポール型出力回路として用いる時のNPNトラン
ジスタQ1のコレクタ電位を同等にすることができる。By providing the N-channel MOS transistors Q 7, it can be the collector potential of the NPN transistor Q1 when used as a time and totem-pole output circuit is used as an open-collector type output circuit equal.
なおまた、本実施例に用いた３つのMOSトランジスタ
（ＰチャンネルMOSトランジスタQ5及びQ6並びにＮチャ
ンネルMOSトランジスタQ7）のそれぞれの導電型を反対
導電型のものにしても本実施例と同様の効果がえられ
る。Note also, as with the three MOS transistors present embodiment be that of (P-channel MOS transistors Q 5 and Q 6 and N-channel MOS transistor Q 7) opposite conductivity type of each conductivity type used in this example The effect is obtained.
この場合には、機能選択端子９の電位のレベルがロウ
の時にオープンコレクタ型TTL出力回路として動作し、
機能選択端子９の電位レベルがハイの時にトーテムポー
ル型TTL出力回路として動作する。In this case, when the potential level of the function selection terminal 9 is low, the circuit operates as an open collector type TTL output circuit,
When the potential level of the function selection terminal 9 is high, it operates as a totem pole type TTL output circuit.
以上説明したように、本発明は、TTL出力回路の位相
分割部の負荷回路が、外部からの制御信号に応じて、オ
フバッファ回路部の活性、非活性を切り替えることによ
って、一つの回路でトーテムポール型TTL出力回路とオ
ープンコレクタ型TTL出力回路とに使い分けができると
いう効果を有する。As described above, according to the present invention, the load circuit of the phase division unit of the TTL output circuit switches between activation and deactivation of the off-buffer circuit unit in response to an external control signal, so that a single This has the effect that the TTL output circuit can be selectively used as a pole type TTL output circuit or an open collector TTL output circuit.
第１図は、本発明の一実施例の回路構成を示す回路図、
第２図は従来のオープンコレクタ型TTL出力回路の回路
構成を示す回路図、第３図は、従来のトーテムポール型
TTL出力回路の回路構成を示す回路図である。 1,8……位相分割部、２……出力トランジスタ部、３…
…高位側電源端子、４……接地端子、５……入力端子、
６……出力端子、７……オフバッファ回路部、９……機
能選択端子。FIG. 1 is a circuit diagram showing a circuit configuration of an embodiment of the present invention,
FIG. 2 is a circuit diagram showing a circuit configuration of a conventional open collector TTL output circuit, and FIG. 3 is a conventional totem pole type TTL output circuit.
FIG. 3 is a circuit diagram illustrating a circuit configuration of a TTL output circuit. 1,8 ... phase division unit, 2 ... output transistor unit, 3 ...
... Higher power supply terminal, 4 ... Ground terminal, 5 ... Input terminal,
6 ... output terminal, 7 ... off buffer circuit section, 9 ... function selection terminal.
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−181723（ＪＰ，Ａ) 特開 昭61−105115（ＪＰ，Ａ) 特開 昭59−80022（ＪＰ，Ａ) 特開 昭56−30325（ＪＰ，Ａ) 特開 平２−301217（ＪＰ，Ａ) 特開 昭60−200615（ＪＰ，Ａ) 実開 平３−82932（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03K 19/08 - 19/092 H03K 17/60──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-59-181723 (JP, A) JP-A-61-105115 (JP, A) JP-A-59-8022 (JP, A) 30325 (JP, A) JP-A-2-301217 (JP, A) JP-A-60-200615 (JP, A) JP-A-3-82932 (JP, U) (58) Fields investigated (Int. Cl. 6 , DB name) H03K 19/08-19/092 H03K 17/60
Claims (2)
ポーラトランジスタと負荷回路とを含むコレクタ負荷エ
ミッタフォロアの位相分割部と、トーテムポール型出力
回路の電流供給側バイポーラトランジスタを含むオフバ
ッファ回路部と、トーテムポール型出力回路の電流吸込
み側バイポーラトランジスタを含む出力トランジスタ部
とからなるTTL出力回路であって、前記負荷回路に、外
部からの二値制御信号に応じて前記オフバッファ回路部
を活性化させ又は非活性化させてオープンコレクタ型出
力回路又はトーテムポール型出力回路に切り替える手段
を設けたTTL出力回路において、 前記負荷回路は、同一導電型の二つのMOSトランジスタ
を縦積みにした回路とこの回路に並列に接続された抵抗
とからなり、前記二つのMOSトランジスタのゲートには
外部からの制御信号が入力され、前記二つのMOSトラン
ジスタの共通の接続点からの信号が前記オフバッファ回
路部の入力部に入力されるように接続されていることを
特徴とするTTL出力回路。1. A phase splitting section of a collector load emitter follower including a bipolar transistor and a load circuit on a base for receiving an external input signal, and an off buffer circuit section including a current supply side bipolar transistor of a totem pole type output circuit. A TTL output circuit comprising an output transistor section including a current sink side bipolar transistor of a totem pole type output circuit, wherein the load circuit activates the off buffer circuit section in response to an external binary control signal. In the TTL output circuit provided with means for switching to an open collector type output circuit or a totem pole type output circuit by making it inactive or inactive, the load circuit is a circuit in which two MOS transistors of the same conductivity type are vertically stacked, and And a resistor connected in parallel with the circuit. A control signal from the outside, and a connection from the common connection point of the two MOS transistors so that a signal is input to an input section of the off buffer circuit section. Output circuit.
導電型で前記抵抗に直列に接続されたMOSトランジスタ
を有し、この反対導電型のMOSトランジスタのゲートと
前記二つのMOSトランジスタのゲートとが共通に接続さ
れていることを特徴とするTTL出力回路。2. The TTL output circuit according to claim 1, wherein the load circuit has a MOS transistor of the opposite conductivity type to the two MOS transistors and connected in series to the resistor, and the load circuit of the opposite conductivity type. A TTL output circuit, wherein a gate of a MOS transistor and a gate of the two MOS transistors are commonly connected.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2300109A JP2806623B2 (en) | 1990-11-06 | 1990-11-06 | TTL output circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2300109A JP2806623B2 (en) | 1990-11-06 | 1990-11-06 | TTL output circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04172017A JPH04172017A (en) | 1992-06-19 |
| JP2806623B2 true JP2806623B2 (en) | 1998-09-30 |
Family
ID=17880830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2300109A Expired - Lifetime JP2806623B2 (en) | 1990-11-06 | 1990-11-06 | TTL output circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2806623B2 (en) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4339675A (en) * | 1979-08-13 | 1982-07-13 | Texas Instruments Incorporated | Logic circuit having an improved disable circuit |
| GB2128432B (en) * | 1982-09-28 | 1986-07-30 | Monolithic Memories Inc | Improvements in or relating to a tri-state output circuit |
| JPH02301217A (en) * | 1989-05-15 | 1990-12-13 | Hitachi Ltd | Interface circuit |
-
1990
- 1990-11-06 JP JP2300109A patent/JP2806623B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04172017A (en) | 1992-06-19 |
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