KR980013245A - 편향 신호 펄스 세이퍼 회로 - Google Patents

편향 신호 펄스 세이퍼 회로 Download PDF

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Abstract

공급 부스트 스테이지(11f)를 가지는 수직 편향 회로(11)를 포함하는 합성 블랭킹 혹은 동기신호(COMPOSY)를 재생하는 장치를 제공한다. 수직 비율로 제1 펄스전압(VBST)은 부스트 스테이지의 출력 신호에서 도출된다. 수직 비율의 제 1펄스 전압은 분압기를 통해 에미터 플로워의 베이스 단자에 연결되어 에미터 플로워의 출력 펄스 전압(VBLANK)의 상승 엣지를 생성한다. 또한 수직 비율의 제 1펄스 전압은 R-C 네트워크(C1, R6)를 통해 축열식 스위치(Q2, Q3)에 연결된다. 축열식 스위치는 에미터 플로워의 베이스 단자에 연결되어 에미터 플로워의 출력 펄스 전압의 하강 엣지(TEVBLANK)를 생성한다. 상승 엣지로부터 소정의 기간(TW)이 경과하고나서 하강 엣지가 생성된다. 에미터 플로워의 출력 펄스 전압은 수평 비율 펄스 전압(HBLANK)과 연결되어 합성 동기 신호를 생성한다. 합성 동기 신호는 비디오 디스플레이의 화상 내 화상 프로세서(120)의 필드 검출기(120b)에 연결된다.

Description

편향 신호 펄스 세이퍼 회로
본 발명은 비디오 장치의 펄스 세이퍼와 관련한다.
비디오 신호의 기수/우수 필드 검출기(ODD/EVEN FIELD DETECTOR FOR VIDEO SIGNALS)라는 명칭으로 Canfield에게 특허 허여된 미국 특허 제 5,025,496 호에는, 비디오 디스플레이의 화상 내 화상(PIP) 디스플레이 처리기의 필드 검출기가 개시되어 있다. 필드 검출기는 비디오 신호 안에서 기수/우수 화상 필드를 구별하는데 사용된다. 적절한 인터레이스를 확실하게 하고 PIP 장치의 작의 화상의 지터를 피해야할 필요성 때문에 기수/우수 필드를 구별해야하는 필요성이 부각된다.
Canfield 특허에 있어서, 필드 검출기는 합성 블랭킹 혹은 동기 신호 라인 상에 있는 수평/수직 동기 신호를 포함하는 동기 신호에 반응한다. 검출기에 있어서, 주어진 필드의 합성 동기 신호의 수직 동기 신호부의 하강 엣지와 이어서 발생되는 수평 동기 신호부의 상승 엣지 사이의 시간 차가 측정된다. 한 필드에서 측정된 시간차는 다음 필드에서 측정된 시간차와 비교된다. 비교를 통해 우수 필드인지 기수 필드인지 결정된다. 편리하게 수직 동기 신호부의 하강 엣지에서부터 잇따르는 수평 동기 신호부의 상승 엣지까지의 짧은 시간 간격을 상대적으로 측정하는 것은 수개의 스테이지를 갖는 시간차 카운터의 사용을 가능하게 한다.
Canfield 특허의 장치는 집적 회로(IC)에 포함될 수 있다. 합성 동기 신호는 다이오드-OR 장치를 사용하는 IC 분리 수평/수직 동기 신호의 단일 단자 혹은 핀에서 결합함으로써 IC 밖으로 발생된다. 편리하게도, IC에 합성 동기 신호를 공급하는 단일 단자를 사용함으로써, IC의 핀 카운트는 만약 수평/수직 동기 신호가 분리 단자 혹은 핀을 거쳐 제공된다면 보다 더 작게 유지된다.
일반적으로, 편향 IC에 포함되어 있는 수직 카운트다운 회로가 수직 비율의 통제신호를 발생시키기 위해 사용될 수 있다. 통제 신호는 편향 IC 안에서 수직 톱니파 발생기와 연결될 수 있다. 톱니파 신호는 편향 IC의 외부 단자에서 개선될 수 있다. 톱니파 신호는 수직 편향 전류를 발생시키기 위하여 수직 편향 증폭기에 인가된다. 편향 IC의 핀 카운트를 줄이기 위하여, 제어신호는 편향 IC의 전용 핀 혹은 단자에 제공되지 않을 수 있다.
합성 동기 신호의 수직 동기 신호 부가 수직 카운트다운 회로의 제어 신호와 동조되도록 하기 위하여, PIP 디스플레이 프로세서에 대한 합성 동기 신호를 발생시키는 것은 바람직할 수 있다.
수직 증폭기의 부스트 공급 회로의 예는 VERTICAL DEFLECTION ARRANGEMENT WITH SCORRECTION 이라는 명칭으로 Wilber에게 특허 허여된 미국 특허 제 5,229,692호에 개시되어 나타나있다. 수직 블랭킹 신호를 발생시키기 위해 부스트 공급 회로를 사용하는 것은 잘 알려져 있다. 불리하게도, 부스트 공급 회로에 의해 생성될 수 있는 펄스 전압의 하강 엣지는 지터 혹은 필드 대 필드 변화에 영향받기 쉽다. 부스트 공급 회로의 펄스는 수평 비율 신호에 의해 영향받을 수 있기 때문에 와류적으로 수직 증폭기에서 연결될 수 있다.
대조적으로, 부스트 공급 회로의 펄스 전압 상승 엣지는 수직 리트레이스 부근에서 발생되며, 일반적으로 지나친 변화나 지터로 나빠지지 않는다. 합성 동기 신호를 생성하기 위하여 수평 동기 신호와 결합될 수 있는 합성 동기 신호의 수직 동기 신호 부를 편향 증폭기와 연관된 부스트 공급 회로로부터 얻는 것은 바람직할 수 있다. 예로 그러한 합성 동기 신호는 앞서 언급된 Canfield 장치에서 사용될 수 있다.
발명의 특성에 따르면, 부스트 공급 회로의 펄스 전압은 새형태를 취하여 하강 엣지의 시간은 주로 상승 엣지의 시간에 의하여 결정되며, 따라서 대체로 수직 편향 증폭기에 들어오는 변화에 덜 영향받는다.
본 발명을 구체화한 비디오 디스플레이 장치의 신호 발생기는 편향 권선에 있는 편향 전류를 발생시키기 위한 수직 편향 증폭기를 포함한다. 제 1펄스 전압은 수직 리트레이스 간격이 있는 동안 발생된다. 펄스 세이퍼 회로는 제 1 펄스 전압에 응답하여 제1펄스 전압에 따라 결정된 하강 엣지를 가진 제 2 펄스 전압을 생성하고, 펄스 세이퍼 회로는 제 1 펄스 전압의 하강 엣지에 선행하여 발생한다. 제 2 펄스 전압은 이용회로에 연결되어 제 2 펄스 전압의 하강 엣지로부터 시간 정보를 제공한다.
도 1a 및 도 1b는 펄스 세이퍼의 회로도.
*도면의 주요부분에 대한 부호의 설명
6 : 핀, 10 : 수직 시간 발생기, 11 : 수직 편향 회로, 11a : 편향 증폭기, 11e : 콘덴서, 11f : 부스트 스테이지, 22 : 브라운관, 100 : 수직 톱니파 발생기, R80 : 레지스터.
도 1a 및 도 1b를 포함한 도 1은 발명의 특성을 구체화하는 펄스 세이퍼를 나타낸다.
도 1a의 전통적인 수직 편향 회로(11)는 Wilber 특허에 기술된 회로와 유사할 수 있다. 동기된 신호 SYNC는(도시되지 않음) 일반적인 수직 카운트다운 회로에 포함되는 전통적인 수직 시간 발생기(10)에 연결된다. 신호 SYNC는(도시되지 않음) 텔레비전 수신기의 비디오 검출기로 생성되는데, 수신기는 예로 NTSC 표준에 따르는 텔레비전 신호를 처리한다. 발생기(10)는 보통의 수직 톱니파 발생기(100)에 연결되어 수직 속도로 펄스 제어 신호 VRESET를 발생시킨다. 발생기(100)는 단일 쌍의 톱니파 신호 VRAMP2 및 VRAMP1을 발생시킨다. 신호 VRAMP1 및 VRAMP2는 각 수직 트레이스 간격 동안 반대 방향으로 변하는 신호를 서로 보완한다.
회로(11)는 DC이고 신호 VRAMP1 및 VRAMP2에 의해 제어되는 편향 회로에 연결된다. 회로(11)에 있어서, 편향 권선 Ly은 브라운관(CRT:22)에 수직 편향을 제공한다. 권선 Ly는 편향 전류 샘플링 레지스터(R80)를 가지고 일련으로 연결된다. 권선 Ly 및 레지스터 R80은 일련의 장치를 형성하고, 장치는 증폭기(11a)의 출력단자와 파워 공급 분리 콘덴서 Cb 의 접합 단자(11c) 사이를 연결하는 장치이다. 증폭기(11a) 및 부스트 스테이지(11f)는 집적 회로(IC) TDA 8172 안에 포함된다. 단자에 인가된 DC 전압은 공급 전압 V+의 약 1/2과 같고, 차후에 거론된다. 권선 Ly 및 레지스터 R80 사이를 연결한 접합 단자(11d)는 피드백 레지스터 R60을 경유하여 증폭기(11a)의 전환 입력 단자에 연결된다. 레지스터 R80의 단자(11c)는 레지스터 R30을 경유하여 증폭기(11a)의 비전환 입력단자에 연결된다. 이러한 방법으로, 레지스터 R80을 가로질러 발생되는 음전기 피드백 전압은 증폭기(11a)의 입력 단자에 인가된다. 톱니파 신호 VRAMP1 및 VRAMP2는 각각 레지스터 R40 및 R50를 경유하여 증폭기(11a)의 비전환 입력 단자 및 전환 입력 단자에 각각 보완적으로 연결되며, 도 1a에 나타난 것처럼 편향 전류 iy를 통제한다.
각 신호 VRAMP1 및 VRAMP2에서 리트레이스 부 RETRACE 안의 빠른 변화 때문에, 편향 증폭기(11a)는 선형 피드백 모드에서의 작동을 멈추고 공급 단자 핀(6)에서 전압 VB는 편향 권선 Ly에 인가된다. 리트레이스 전압 V11b가 생성된다. 부스트 스테이지(11f)의 스위치(11f1)는 콘덴서(11g)가 연속하여 부스트 콘덴서(11e)와 연결되는 원인이 된다. 콘덴서(11g)는 수직 트레이스 동안 +26V 공급전압 V+로부터 다이오드 X 및 스위치(11f2)를 경유하여 충전된다.
수직 리트레이스 동안, 필터 콘덴서(11g)를 가로질러 생성된 공급 전압은 부스트 전압 VB를 형성하기 위하여 부스트 콘덴서(11e)를 가로질러 생성된 전압과 합쳐진다. 부스트 전압 VB가 형성될 때, 전압 VB는 +26V 공급 전압 V+로부터 다이오드 X를 경유하여 분리된다. 전압 V+의 값의 2배와 거의 같은 부스트 전압 VB는 증폭기(11a)의 트랜지스터 출력 스테이지(도시되지 않음)에 인가된다.
상승 엣지 LEVBST를 가진 펄스 전압 VBST인 수직 비율이 IC TDA 8127 및 다이오드 X로부터 멀리 떨어진 콘덴서(11e)의 단자에서 생성된다. 상승 엣지 LEVBST는 수직 리트레이스의 처음과 동시에 발생한다. 펄스 전압 VBST의 하강엣지 TEVBST는 증폭기(11a)가 선형 모드 작동을 다시 시작하는 시간 부근에서 발생한다.
하강엣지 TEVBST는 도 1b의 수평 출력 스테이지(130)에서 생성된 수평 비율 신호의 와류 연결장치 때문에 필드-대-필드 변화에 영향 받기 쉽다. 하강 엣지 TEVBST의 필드-대-필드 변화는 상승 엣지 LEVBST의 변화보다 더 중요한 의미를 가진다.
발명의 특징을 구체화한 펄스 세이퍼 회로(110)는 레지스터 R1 및 레지스터 R2에 의해 생성되고 연속하여 연결된 분압기를 포함한다. 펄스 전압 VBST는 접합 단자(110a)를 경유하여 레지스터 R1 및 R2 사이를 연결하고, 레지스터 R3는 에미터 플로워 트랜지스터 Q1의 베이스에 연결된다. 트랜지스터 Q1은 에미터 레지스터 R5 및 컬렉터 레지스터 R4를 가진다. 따라서 트랜지스터 Q1의 에미터에서 발생된 에미터 펄스 전압 VBLANK의 상승 엣지는 LEVBST와 동시에 발생한다.
또한 펄스 전압 VBST은 콘덴서 C1을 경유하여 분로 혹은 클램프 트랜지스터 Q2의 베이스 전극에 연결된다. 트랜지스터 Q2는 접합 단자(110a)에 연결된 에미터 및 컬렉터 로드 레지스터 R7에 연결된 컬렉터를 가진다. 레지스터 R6는 트랜지스터 Q2의 베이스에 연결된다. 레지스터 R6 및 콘덴서 C1은 미분기 R-C 네트워크를 형성한다. 트랜지스터 Q3는 트랜지스터 Q2의 베이스 전극에 연결된 컬렉터 전극 및 트랜지스터 Q2의 컬렉터에 연결된 베이스 전극을 가진다. 트랜지스터 Q2가 켜질 때, 트랜지스터 Q2 및 Q3는 축열식 스위치를 형성한다.
즉각적으로 상승 엣지 LEVBST 에 잇따르는 TW 간격동안, 트랜지스터 Q2의 베이스전압은 트랜지스터 Q2의 에미터 전압보다 더 양전하를 띤다. 따라서, 트랜지스터 Q2는 꺼지고, 펄스 전압 VBLANK 에 영향을 미치지 않는다. 따라서, TW 간격 동안 전압 VBLANK는 전압 VBSTDML 절대값 및 레지스터 R1과 R2에 의해 형성된 분압기에 의해 결정된다. TW 간격 동안, 콘덴서 C1은 레지스터 R6을 경유하여 충전되고, 트랜지스터 Q2의 베이스전압은 레지스터 R6 및 콘덴서 C1의 타임 상수에 따라 점차적으로 감소한다.
TW 간격 끝에서, 콘덴서 C1이 충분히 충전되어, 트랜지스터 Q2의 로우 베이스 전압을 충분히 생성할 때, 트랜지스터 Q2는 커진다. 따라서, 트랜지스터 Q3은 켜지고, 트랜지스터 Q2의 베이스 전압은 감소하여 0 볼트에 가까워 진다. 따라서, 단자(110a)에서 트랜지스터 Q2의 에미터 전압은 충분히 작아져서 트랜지스터 Q1의 에미터에서 트랜지스터 포화 전압을 생성한다.
유리하게도, 펄스 전압 VBLANK는 TW 간격에 잇따르고 하강 엣지 TWVBST의 타임에 의존하지 않는 길이를 가지는 하강 엣지 TEVBLANK을 가진다. 따라서, 유리하게도, 수평 편향 회로(130)로부터 와류 연결장치에 기인하는 하강 엣지 TEVBST의 필드-대-필드 변화가 하강 엣지 TEVBLANK 에 영향을 미치지 않을 것이다.
발전기(10, 100)는 신호 VRAMP1 및 VRAMP2를 발생시키는 집적 회로(IC)에 포함될 수 있다. 신호 VRAMP1 및 VRAMP2는 신호 VRESET에서 도출된다. 따라서, 신호 VBLANK를 발생시키기 위하여 신호 VRESET를 직접적으로 사용할 필요성은 회피된다. 따라서 IC(100a)에서 신호 VRESET를 도출하는 전용 핀은 요구되어지지 않는다. 따라서, 다행스럽게도 IC(100a)를 필요로 하는 핀의 수는 만약 신호 VRESET가 IC(100a)로부터 따로따로 도출된다면 보다 더 작아지게 된다.
다이오드 D1은 펄스 전압 VBLANK를 PIP 디스플레이 프로세서(120)의 입력단자(120a)에 연결한다. 수평 비율로 수평편향 회로(130)에서 전통적인 방법(도시되지 않음)으로 생성된 펄스 전압 HBLANK은 다이오드 D2를 통해 PIP 디스플레이 프로세서(120)의 입력 단자(120a)에 연결된다. 따라서, 다이오드 D1 및 D2는 합성 동기 신호 COMPOSY를 생성하기 위하여 다이오드-OR 조건을 형성한다. 합성 동기 신호 COMPOSY는 프로세서(120) 내에서 예로 Canfield 특허에 기술된 것과 유사한 필드 검출기(120b)에 연결된다.
본 발명에 따르면, 부스트 공급 회로의 펄스 전압은 하강 엣지의 타이밍이 주로 상승 엣지의 타이밍에 의하여 결정되도록 재형성되고, 따라서 수직 편향 증폭기에서 유도된 변화에 영향을 덜 받게 된다.

Claims (16)

  1. 분로 트랜지스터 스위치(Q2)와: 수직 편향 주파수와 연관된 주파수를 가진 제1 펄스 전압(VBST)의 소스와: 상기 제1펄스 전압에 응답하여 상기 분로 트랜지스터 스위치의 제어 단자(베이스)에 연결된 제2 펄스 전압(Q2의 베이스 전압)을 발생시키고 상기 제2펄스 전압에 따라 상기 분로 트랜지스터 스위치를 제어하여 상기 제 2펄스 전압의 하강 엣지가 상기 제1 펄스 전압의 하강 엣지(TEVBST)보다 선행하여 발생하는 미분기(C1, R6)를 포함하는 비디오 디스플레이 장치의 펄스 세이퍼에 있어서: 상기 제1 펄스 전압의 상기 소스 및 상기 분로 트랜지스터 스위치의 주 전류 전도 단자(EMITER)에 연결되고, 상기 제2펄스 전압의 상기 하강 엣지에 따라서 결정된 하강 엣지(TEVBLANK)를 가지는 제3펄스 전압(VBLANK)을 발생시키며, 상기 제3펄스 전압은 비디오 디스플레이 프로세서에 연결되어 상기 제 3 펄스 전압의 하강 엣지로부터 상기 제1펄스 전압의 타이밍 정보를 제공하는 제 1 임피던스(R1)를 포함하는 것을 특징으로 하는 펄스 세이퍼.
  2. 제1항에 있어서, 상기 제 3 펄스 전압(VBLANK)의 상승 엣지는 상기 제 1 펄스 전압(VBST)의 상승 엣지(LEVBST)에 따라 결정되는 것을 특징으로 하는 펄스 세이퍼.
  3. 제1항에 있어서, 상기 미분기(C1, R6)는 R-C 네트워크를 포함하는 것을 특징으로 하는 펄스 세이퍼.
  4. 제1항에 있어서, 상기 제 1 펄스 전압(VBST)의 소스와 상기 트랜지스터 스위치(Q2)의 제어 단자 사이의 각 제 1 신호 경로(E1) 및 상기 제 1 펄스 전압의 소스와 상기 트랜지스터 스위치의 주 전류 전도 단자 사이의 제 2 신호 경로(R1)는 배타 수동 소자를 포함하는 것을 특징으로 하는 펄스 세이퍼.
  5. 제1항에 있어서, 상기 제 1 트랜지스터 스위치에 연결되어 이 제 1 트랜지스터 스위치와 함께 축열식 스위치를 형성하는 제 2 트랜지스터 스위치(Q3)를 포함하는 것을 특징으로 하는 펄스 세이퍼.
  6. 제1항에 있어서, 분압기를 형성하기 위해 상기 제 1 임피던스에 연결되고 제 2 펄스 전압(Q2의 베이스에서)의 최고 진폭과 다른 최고 진폭을 가진 상기 주 전류 전도 단자(EMITTER)에서 제 1 펄스 전압(VBST)의 일부를 생성하는 제 2 임피던스(R2)를 포함하고: 상기 분로 트랜지스터 스위치(Q2)는 상기 제 1 펄스 전압부와 상기 제 2 펄스 전압 간의 차이가 소정의 값 범위내에 있을 때 디세이블 되고 상기 차이가 상기 값 범위를 벗어나면 인에이블 되는 것을 특징으로 하는 펄스 세이퍼.
  7. 제1항에 있어서, 상기 비디오 디스플레이 프로세서(120)는 화상 내 화상(PIP) 디스플레이 프로세서를 포함한 것을 특징으로 하는 펄스 세이퍼.
  8. 제1항에 있어서, 수평 편향 주파수와 관련된 주파수를 가진 제 4 펄스 전압(HBLANK)의 소스(130)를 포함하고, 상기 제 3 펄스 전압(VBLANK) 및 제 4 펄스 전압이 합성 블랭킹 신호(COMPOSY)를 형성하도록 결합된 것을 특징으로 하는 펄스 세이퍼.
  9. 제1항에 있어서, 상기 제 1 펄스 전압(VBST)의 상기 소스는 수직 편향 증폭기(11)의 전력 공급 부스트(11f) 스테이지를 포함하고, 상기 제 1 펄스 전압이 수직 리트레이스 간격동안 상기 부스트 스테이지에서 발생되는 것을 특징으로 하는 펄스 세이퍼.
  10. 편향 권선(Ly)에 편향 전류(iy)를 발생시키고 수직 리트레이스 간격 동안 제 1 펄스 전압(VBST)을 발생시키는 수직 편향 출력 스테이지(11)를 포함하는 비디오 디스플레이 장치의 신호 발생기에 있어서, 상기 제 1 펄스 전압에 응답하여 상기 제 1 펄스 전압에 따라 결정되고, 상기 제 1 펄스 전압의 하강 엣지(TEVBST)에 선행하여 발생하는 하강 엣지를 가진 제 2 펄스 전압(VBLANK)을 생성하는 펄스 세이퍼 회로(110)를 포함하고, 상기 제 2 펄스 전압은 이용 회로(120)에 연결되어 상기 제 2 펄스 전압의 상기 하강 엣지로부터의 타이밍 정보를 제공하는 것을 특징으로 하는 신호 발생기.
  11. 제10항에 있어서, 상기 출력 스테이지(11)는 편향 증폭기(11a)에 연결되는 전력 공급 부스트 스테이지(11f)를 포함하고, 상기 제 1 펄스 전압(VBST)은 상기 부스트 스테이지에서 발생되는 것을 특징으로 하는 신호 발생기.
  12. 제10항에 있어서, 상기 이용 회로(120)가 화상 내 화상 디스플레이 프로세서를 포함하는 것을 특징으로 하는 신호 발생기.
  13. 제10항에 있어서, 수평 편향 주파수와 관계된 주파수를 가진 제 3 펄스 전압(HBLANK)의 소스(130)를 포함하고, 상기 제 3 펄스 전압 및 상기 제 2 펄스 전압(VBLANK)이 합성 블랭킹 신호(COMPOSY)를 형성하도록 결합되는 것을 특징으로 하는 신호 발생기.
  14. 수직 리트레이스 간격 동안, 제 1 펄스 전압(VBST)을 생성하기 위한 수직 편향 증폭기(11a)의 전력 공급 부스트 스테이지(11f)와, 서로 결합되어 축열식 스위치를 형성하는 제 1(Q2) 및 제 2(Q3) 트랜지스터를 포함하고 상기 축열식 스위치는 상기 제 1 펄스 전압에 응답하여 상기 제 1 펄스 전압의 펄스 폭보다 더 좁은 펄스 폭을 가지는 제 2 펄스 전압(VBLANK)을 발생시키고, 상기 제 2 펄스 전압은 이용 회로(120)에 연결되어 이 이용회로(120)에 타이밍 정보를 제공하는 것을 특징으로 하는 펄스 세이퍼.
  15. 제14항에 있어서, 상기 제 1 펄스 전압(VBST)에 응답하고 상기 제 1 트랜지스터(Q2)의 주 전류 전도 단자에 연결되어 상기 주 전류 전도 단자에서 상기 제 1 펄스 전압의 일부분을 생성하는 분압기(R1, R2)와, 미분기(C1, R6)가 상기 제 1 펄스 전압에 응답하여 상기 제 1 트랜지스터(Q2)의 제어단자(BASE)에서 제 3 펄스 전압을 발생시키는 미분기(C1, R6)를 추가로 포함한 것을 특징으로 하는 펄스 세이퍼.
  16. 제 15항에 있어서, 제 1 간격(TW) 동안, 상기 제 1 펄스 전압부(단자 110a에서)와 상기 제 3 펄스 전압(Q2의 베이스에서) 사이의 차이가 소정의 값 범위에 있을 때, 상기 축열식 스위치가 디세이블되고, 제 2 간격동안, 상기 차이가 상기 값 범위를 벗어났을 때, 상기 축열식 스위치는 상기 제 1 펄스 전압 부에 분로를 만들어서 상기 제 3 펄스 전압에 따라 상기 제 1 펄스 전압부의 펄스 폭을 감소시키는 것을 특징으로 하는 펄스 세이퍼.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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