KR100490015B1

KR100490015B1 - 편향신호펄스정형회로

Info

Publication number: KR100490015B1
Application number: KR1019970029016A
Authority: KR
Inventors: 앨버트 윌버 제임스
Original assignee: 톰슨 콘슈머 일렉트로닉스, 인코포레이티드
Priority date: 1996-07-03
Filing date: 1997-06-30
Publication date: 2005-09-02
Also published as: EP0817473A2; CN1180278A; JPH1098630A; EP0817473A3; US5777685A; KR980013245A; MY112356A; MX9705024A; CN1187968C; IN191896B; JP3860296B2

Abstract

본 발명은 합성 블랭킹 신호, 즉 합성 동기 신호(COMPOSY)를 재형성하는 장치를 제공하며, 이 장치는 전원 부스트 스테이지(11f)를 갖는 수직 편향 회로(11)를 포함한다. 수직 주파수의 제1 펄스 전압(VBST)은 부스트 스테이지의 출력 신호에서 도출된다. 수직 주파수의 제1 펄스 전압은 분압기를 통해 에미터 폴로워(Q1)의 베이스 단자에 연결되어 이 에미터 폴로워의 출력 펄스 전압(VBLANK)의 전단 엣지를 생성한다. 수직 주파수의 제1 펄스 전압은 또한 R-C 회로망(C1, R6)을 통해 재생 스위치(regenerative switch)(Q2, Q3)에도 연결된다. 재생 스위치는 에미터 폴로워의 베이스 단자에 연결되어 이 에미터 폴로워의 출력 펄스 전압의 후단 엣지(TEVBLANK)를 생성한다. 상기 전단 엣지로부터 소정의 구간(TW)이 경과하고 나서 후단 엣지가 생성된다. 에미터 폴로워의 출력 펄스 전압은 수평 주파수 펄스 전압(HBLANK)과 결합되어 합성 동기 신호를 생성한다. 합성 동기 신호는 비디오 디스플레이의 PIP(picture-in-picture) 프로세서(120)의 필드 검출기(120b)에 연결된다.

Description

편향 신호 펄스 정형 회로{A DEFLECTION SIGNAL PULSE SHAPER CIRCUIT}

본 발명은 비디오 장치의 펄스 정형 회로에 관한 것이다.

발명의 명칭이 "비디오 신호의 기수/우수 필드 검출기"(ODD/EVEN FIELD DETECTOR FOR VIDEO SIGNALS)인 Canfield의 미국 특허 제5,025,496호에는, 비디오 디스플레이의 PIP 디스플레이 처리기의 필드 검출기에 대해 개시되어 있다. 필드 검출기는 비디오 신호 중의 기수 화상 필드와 우수 화상 필드간을 구별하는 데 사용된다. 기수 필드와 우수 필드간의 구별이 필요한 이유는 적절한 인터레이스를 보장하고 PIP 배열을 갖는 작은 화상의 지터를 피해야할 필요가 있기 때문이다.

Canfield 특허에서, 필드 검출기는 동일 신호선에 수평/수직 동기 신호를 모두 포함하는 합성 블랭킹 신호, 즉 합성 동기 신호에 반응한다. 검출기에서, 주어진 필드의 합성 동기 신호의 수직 동기 신호 부분의 후단 엣지와 그 바로 뒤에 오는 수평 동기 신호 부분의 전단 엣지 사이의 시간차가 측정된다. 한 필드에서 측정된 시간차는 다음 필드에서 측정된 시간차와 비교된다. 이 비교로부터 필드의 유형, 즉 우수 필드인지 기수 필드인지가 판정된다. 수직 동기 신호 부분의 후단 엣지로부터 그 뒤에 오는 수평 동기 신호 부분의 전단 엣지까지의 비교적 짧은 시간 간격을 측정하므로, 스테이지 수가 적은 시간차 카운터를 사용할 수 있다는 이점이 있다.

Canfield 특허의 장치는 집적 회로(IC)에 포함될 수 있다. 합성 동기 신호는 별개의 수평/수직 동기 신호를 다이오드-OR 장치를 사용하여 IC의 하나의 단자, 즉 핀에서 결합함으로써 IC 외부에서 발생된다. 하나의 단자를 사용하여 IC에 합성 동기 신호를 공급함으로써, 수평/수직 동기 신호가 별개의 단자, 즉 핀을 거쳐 제공되는 경우보다 IC의 핀 수가 더 적게 된다는 이점이 있다.

일반적으로, 편향 IC에 포함되어 있는 수직 카운트다운 회로가 제어 신호를 수직 주파수로 발생시키는 데 사용될 수 있다. 제어 신호는 편향 IC 안에서 수직 톱니파 발생기에 연결될 수 있다. 톱니파 신호는 편향 IC의 외부 단자에서 발생될 수 있다. 톱니파 신호는 수직 편향 전류를 발생시키기 위해 수직 편향 증폭기에 인가된다. 편향 IC의 핀 수를 줄이기 위해, 제어 신호가 편향 IC의 전용 핀, 즉 전용 단자로 제공되지 않을 수 있다.

합성 동기 신호의 수직 동기 신호 부분이 수직 카운트다운 회로의 제어 신호와 동기화되도록 하기 위해, PIP 디스플레이 프로세서에 대한 합성 동기 신호를 발생시키는 것이 바람직할 수 있다.

수직 증폭기의 전원 부스트 회로의 일례는 발명의 명칭이 "S-보정 기능이 있는 수직 편향 장치"(VERTICAL DEFLECTION ARRANGEMENT WITH S-CORRECTION)인 Wilber의 미국 특허 제5,229,692호에 개시되어 있다. 수직 블랭킹 신호를 발생시키기 위해 전원 부스트 회로를 사용하는 것은 잘 알려져 있다. 전원 부스트 회로에 의해 발생될 수 있는 펄스 전압의 후단 엣지는 지터 혹은 필드간 변동이 발생할 수 있다는 단점이 있다. 이것은 전원 부스트 회로의 펄스가 수직 증폭기에 기생 성분으로서 결합될 수 있는 수평 주파수 신호에 의해 영향 받을 수 있기 때문에 그렇다.

이와 반대로, 전원 부스트 회로의 펄스 전압의 전단 엣지는 수직 귀선 부근에서 발생되며, 일반적으로 과도한 변동이나 지터가 생기지 않는다. 수평 동기 신호와 결합되어 합성 동기 신호를 생성할 수 있는 합성 동기 신호의 수직 동기 신호 부분을 편향 증폭기와 연관된 전원 부스트 회로로부터 도출하는 것이 바람직할 수 있다. 이러한 합성 동기 신호는 예를 들어 전술한 Canfield 장치에서 사용될 수 있다.

본 발명의 특징에 따르면, 후단 엣지의 타이밍이 주로 전단 엣지의 타이밍에 의하여 결정되도록 전원 부스트 회로의 펄스 전압을 재형성하며, 이에 따라 그 펄스 전압이 수직 편향 증폭기에 유입되는 변동의 영향을 덜 받게 된다.

본 발명의 한 태양을 구체화한 비디오 디스플레이 장치의 신호 발생기는 편향 권선에 편향 전류를 발생시키기 위한 수직 편향 증폭기를 포함한다. 제1 펄스 전압은 수직 귀선 구간 동안에 발생된다. 펄스 정형 회로는, 제1 펄스 전압에 응답하여, 제1 펄스 전압에 따라 결정되고 제1 펄스 전압의 후단 엣지보다 앞서 나타나는 후단 엣지를 갖는 제2 펄스 전압을 생성한다. 제2 펄스 전압은 제2 펄스 전압의 후단 엣지로부터 타이밍 정보를 제공하기 위해 응용 회로에 연결된다.

도 1a 및 도 1b를 포함한 도 1은 본 발명의 특징을 구체화한 펄스 정형 회로를 나타낸 것이다.

도 1a의 종래의 수직 편향 회로(11)는 Wilber 특허에 기술된 회로와 유사한 것이라도 좋다. 동기 신호(SYNC)는 종래의 수직 카운트다운 회로(도시하지 않음)를 포함하는 종래의 수직 타이밍 발생기(10)에 연결된다. 동기 신호(SYNC)는 예를 들어 NTSC 표준에 맞는 기저대역 텔레비젼 신호를 처리하는 텔레비전 수신기의 비디오 검출기(도시하지 않음)에 의해 생성된다. 발생기(10)는 수직 주파수로 펄스 제어 신호(VRESET)를 발생시키고, 이 신호(VRESET)는 종래의 수직 톱니파 발생기(100)에 연결된다. 발생기(100)는 한쌍의 톱니파 신호(VRAMP2, VRAMP1)를 발생시킨다. 신호(VRAMP1, VRAMP2)는 각 수직 귀선 구간 동안 정반대 방향으로 변하는 상보적 신호이다.

회로(11)는 신호(VRAMP1, VRAMP2)에 의해 제어되는 DC 결합된 편향 회로이다. 회로(11)에서, 편향 권선(Ly)은 음극선관(CRT)(22)에서의 수직 편향을 제공한다. 권선(Ly)은 편향 전류 샘플링 저항기(R80)와 직렬로 연결된다. 권선(Ly)과 저항기(R80)는 직렬 구성을 형성하여, 증폭기(11a)의 출력 단자(11b)와 전원 분리 커패시터(Cb)의 접합 단자(11c) 사이에 연결된다. 증폭기(11a) 및 부스트 스테이지(11f)는 집적 회로(IC) TDA 8172안에 포함된다. 단자(11c)에 인가된 DC 전압은 이후에 언급하는 전원 전압(V+)의 약 1/2이 된다. 권선(Ly)과 저항기(R80) 사이에 연결된 접합 단자(11d)는 피드백 저항기(R60)를 거쳐 증폭기(11a)의 반전 입력 단자에 연결된다. 저항기(R80)의 단자(11c)는 저항기(R30)를 거쳐 증폭기(11a)의 비반전 입력 단자에 연결된다. 이러한 방법으로, 저항기(R80) 양단에 걸리는 네거티브 피드백 전압이 증폭기(11a)의 입력 단자에 인가된다. 상보적 톱니파 신호(VRAMP1, VRAMP2)는 도 1a에 도시한 바와 같이 편향 전류(iy)를 제어하기 위해 각각 저항기(R40, R50)를 거쳐 증폭기(11a)의 비반전 입력 단자 및 반전 입력 단자에 각각 연결된다.

각각의 신호(VRAMP1, VRAMP2)의 귀선 부분(RETRACE)에서의 변화가 빠르기 때문에, 편향 증폭기(11a)는 선형 피드백 모드로 동작하던 것을 중단하고 전원 단자 핀(6)의 전압(VB)이 편향 권선(Ly)에 인가된다. 귀선 전압(V11b)이 생성된다. 부스트 스테이지(11f)의 스위치(11f1)는 커패시터(11g)를 부스트 커패시터(11e)와 직렬로 연결시킨다. 커패시터(11e)는 수직 귀선 동안 +26V의 전원 전압(V+)으로부터 다이오드(X) 및 스위치(11f2)를 거쳐 충전된다.

수직 귀선 동안, 필터 커패시터(11g) 양단에 걸리는 전원 전압은 부스트 커패시터(11e) 양단에 걸리는 전압과 합산되어 부스트 전압(VB)을 형성하게 된다. 부스트 전압(VB)이 형성될 때, 전압(VB)은 다이오드(X)를 통해 +26V의 전원 전압(V+)으로부터 분리된다. 전압(V+)의 값의 거의 2배인 부스트 전압(VB)이 증폭기(11a)의 트랜지스터 출력 스테이지(도시되지 않음)에 인가된다.

전단 엣지(LEVBST)를 갖는 수직 주파수의 펄스 전압(VBST)은 IC TDA 8127의 3번 핀 및 다이오드(X)로부터 먼 쪽의 커패시터(11e)의 단자에서 발생된다. 전단 엣지(LEVBST)는 수직 귀선의 시작과 동시에 나타난다. 펄스 전압(VBST)의 후단 엣지(TEVBST)는 증폭기(11a)가 선형 모드 동작을 재개하는 시간 부근에서 발생한다.

도 1b의 수평 출력 스테이지(130)에 생성된 수평 주파수 신호의 기생 커플링때문에, 후단 엣지(TEVBST)에 필드간 변동이 생길 수 있다. 후단 엣지(TEVBST)의 필드간 변동은 전단 엣지(LEVBST)의 필드간 변동보다 더 중요할 수 있다.

본 발명의 특징을 구체화한 펄스 정형 회로(110)는 직렬 연결된 저항기(R1, R2)로 이루어진 분압기를 포함한다. 펄스 전압(VBST)은 저항기(R1)와 저항기(R2) 사이의 접합 단자(110a) 및 저항기(R3)를 거쳐 에미터 폴로워 트랜지스터(Q1)의 베이스에 연결된다. 트랜지스터(Q1)는 에미터 저항기(R5) 및 콜렉터 저항기(R4)를 갖는다. 따라서, 트랜지스터(Q1)의 에미터에 나타나는 에미터 펄스 전압(VBLANK)의 전단 엣지는 전단 엣지(LEVBST)와 거의 동시에 나타난다.

펄스 전압(VBST)은 또한 커패시터(C1)를 거쳐 분로(shunt) 트랜지스터, 즉 클램프 트랜지스터(Q2)의 베이스 전극에 연결된다. 트랜지스터(Q2)는 접합 단자(110a)에 연결된 에미터, 및 콜렉터 부하 저항기(R7)에 연결된 콜렉터를 가진다. 저항기(R6)는 트랜지스터(Q2)의 베이스에 연결된다. 저항기(R6) 및 커패시터(C1)는 미분기, 즉 R-C 회로망을 형성한다. 트랜지스터(Q3)는 트랜지스터(Q2)의 베이스 전극에 연결된 콜렉터 전극, 및 트랜지스터(Q2)의 콜렉터에 연결된 베이스 전극을 가진다. 트랜지스터(Q2)가 온으로 될 때, 트랜지스터(Q2 및 Q3)는 재생 스위치를 형성한다.

전단 엣지(LEVBST) 바로 다음에 오는 구간(TW) 동안, 트랜지스터(Q2)의 베이스 전압은 트랜지스터(Q2)의 에미터 전압보다 더 높다. 따라서, 트랜지스터(Q2)는 오프로 되어 펄스 전압(VBLANK)에 영향을 미치지 않는다. 따라서, 구간(TW) 동안, 전압(VBLANK)은 전압(VBST)의 크기 및 저항기(R1, R2)에 의해 형성된 분압기에 의해 결정된다. 구간(TW) 동안, 커패시터(C1)는 저항기(R6)를 통해 충전되고, 트랜지스터(Q2)의 베이스 전압은 저항기(R6) 및 커패시터(C1)의 시상수에 따라 점차적으로 감소한다.

구간(TW)의 끝부분에서, 트랜지스터(Q2)의 베이스 전압이 충분히 낮게 되도록 하기에 충분한 레벨까지 커페시터(C1)가 충전되면, 트랜지스터(Q2)는 온으로 된다. 따라서, 트랜지스터(Q3)가 온되고, 트랜지스터(Q2)의 베이스 전압은 감소하여 0 볼트에 가깝게 된다. 따라서, 단자(110a)에서의 트랜지스터(Q2)의 에미터 전압은 충분히 작아지게 되어 트랜지스터(Q1)의 에미터에 트랜지스터 포화 전압을 나타낸다.

펄스 전압(VBLANK)의 후단 엣지(TEVBLANK)는 후단 엣지(TEVBST)의 타이밍에 독립적인 길이를 갖는 구간(TW) 다음에 온다는 이점이 있다. 따라서, 수평 편향 회로(130)로부터의 기생 커플링에 의해 야기될 수 있는 후단 엣지(TEVBST)의 필드간 변동이 후단 엣지(TEVBLANK)에 영향을 미치지 않을 것이다.

발생기(10, 100)는 신호(VRAMP1, VRAMP2)를 발생시키는 집적 회로(IC)(100a)에 포함될 수 있다. 신호(VRAMP1, VRAMP2)는 신호(VRESET)에서 도출된다. 따라서, 신호(VBLANK)를 발생시키기 위하여 신호(VRESET)를 직접 사용할 필요가 없게 된다. 따라서, IC(100a)에서 신호(VRESET)를 끌어내는 전용 핀이 필요하지 않다. 따라서, IC(100a)에 필요한 핀 수가 신호(VRESET)를 IC(100a)로부터 별도로 끌어내야만 하는 경우보다 적다.

다이오드(D1)는 펄스 전압(VBLANK)을 PIP 디스플레이 프로세서(120)의 입력 단자(120a)에 연결한다. 종래의 방식(도시되지 않음)에 의해 수평 편향 회로(130)에서 생성되는 수평 주파수의 펄스 전압(HBLANK)은 다이오드(D2)를 통해 PIP 디스플레이 프로세서(120)의 입력 단자(120a)에 연결된다. 따라서, 다이오드(D1, D2)는 합성 동기 신호(COMPOSY)를 생성하기 위한 다이오드-OR 구성을 형성한다. 합성 동기 신호(COMPOSY)는 프로세서(120) 내에서 예를 들면 Canfield 특허에 기술된 것과 유사한 필드 검출기(120b)에 연결된다.

본 발명에 따르면, 전원 부스트 회로의 펄스 전압은 후단 엣지의 타이밍이 주로 전단 엣지의 타이밍에 의하여 결정되도록 재형성되고, 따라서 수직 편향 증폭기에 야기된 변동의 영향을 덜 받게 된다.

도 1a 및 도 1b는 펄스 정형 회로의 회로도.

< 도면의 주요 부분에 대한 부호의 설명 >

6 : 핀

10 : 수직 타이밍 발생기

11 : 수직 편향 회로

11a : 편향 증폭기

11e : 커패시터

11f : 부스트 스테이지

22 : 음극선관

100 : 수직 톱니파 발생기

R80 : 저항기

Claims

분로 트랜지스터 스위치(Q2),

수직 편향 주파수와 관련된 주파수의 제1 펄스 전압(VBST)의 발생원, 및

상기 제1 펄스 전압에 응답하며, 상기 분로 트랜지스터 스위치의 제어 단자 (베이스)에 연결되는 제2 펄스 전압(Q2의 베이스 전압)을 발생시킴으로써, 상기 제2 펄스 전압의 후단 엣지가 상기 제1 펄스 전압의 후단 엣지(TEVBST)보다 앞서 나타나도록 상기 제2 펄스 전압에 따라 상기 분로 트랜지스터 스위치를 제어하는 미분기(C1, R6)를 포함하는 비디오 디스플레이 장치의 펄스 정형 회로로서,

상기 제1 펄스 전압의 상기 발생원 및 상기 분로 트랜지스터 스위치의 주 전류 전도 단자(에미터)에 연결되며, 상기 제2 펄스 전압의 상기 후단 엣지에 따라 결정되는 후단 엣지(TEVBLANK)를 갖는 제3 펄스 전압(VBLANK)을 발생시키는 제1 임피던스(R1)를 포함하며,

상기 제3 펄스 전압은 상기 제3 펄스 전압의 상기 후단 엣지로부터 상기 제1 펄스 전압의 타이밍 정보를 제공하기 위해 비디오 디스플레이 프로세서(120)에 연결되는 것인 펄스 정형 회로.
제1항에 있어서, 상기 제3 펄스 전압(VBLANK)의 전단 엣지는 상기 제1 펄스 전압(VBST)의 전단 엣지(LEVBST)에 따라 결정되는 것인 펄스 정형 회로.
제1항에 있어서, 상기 제1 펄스 전압(VBST)의 상기 발생원과 상기 트랜지스터 스위치(Q2)의 제어 단자 사이의 제1 신호 경로(C1), 및 상기 제1 펄스 전압의 상기 발생원과 상기 트랜지스터 스위치의 상기 주 전류 전도 단자 사이의 제2 신호 경로(R1) 각각은 전적으로 수동 소자만을 포함하는 것인 펄스 정형 회로.
제1항에 있어서, 상기 제1 임피던스(R1)와 연결되어 분압기를 형성하고, 상기 주 전류 전도 단자(에미터)에 상기 제2 펄스 전압(Q2의 베이스의 전압)의 피크 진폭과 상이한 피크 진폭을 갖는 상기 제1 펄스 전압(VBST)의 일부분이 나타나도록 하는 제2 임피던스(R2)를 더 포함하며,

상기 분로 트랜지스터 스위치(Q2)는 상기 제1 펄스 전압의 일부분과 상기 제2 펄스 전압간의 차이가 미리 정해진 값 범위내에 있으면 디스에이블되고, 상기 차이가 상기 값 범위를 벗어나면 인에이블되는 것인 펄스 정형 회로.
제1항에 있어서, 수평 편향 주파수와 관련된 주파수를 갖는 제4 펄스 전압(HBLANK)의 발생원(130)을 더 포함하고,

상기 제3 펄스 전압(VBLANK) 및 제4 펄스 전압은 서로 결합하여 합성 블랭킹 신호(COMPOSY)를 형성하는 것인 펄스 정형 회로.
제1항에 있어서, 상기 제1 펄스 전압(VBST)의 상기 발생원은 수직 편향 증폭기(11)의 전원 부스트(11f) 스테이지를 포함하고,

상기 제1 펄스 전압은 수직 귀선 구간 동안 상기 부스트 스테이지에서 발생되는 것인 펄스 정형 회로.
편향 권선(Ly)에 편향 전류(iy)를 발생시키고 수직 귀선 구간 동안 제1 펄스 전압(VBST)을 발생시키는 수직 편향 출력 스테이지(11)를 포함하는 비디오 디스플레이 장치의 신호 발생기로서,

상기 제1 펄스 전압에 응답하며, 상기 제1 펄스 전압에 따라 결정되고 상기 제1 펄스 전압의 후단 엣지(TEVBST)보다 앞서 나타나는 후단 엣지를 갖는 제2 펄스 전압(VBLANK)을 생성하는 펄스 정형 회로(110)를 포함하고,

상기 제2 펄스 전압은 상기 제2 펄스 전압의 상기 후단 엣지로부터 타이밍 정보를 제공하기 위해 응용 회로(120)에 연결되는 것인 신호 발생기.
제7항에 있어서, 상기 출력 스테이지(11)는 편향 증폭기(11a)에 연결된 전원 부스트 스테이지(11f)를 포함하고,

상기 제1 펄스 전압(VBST)은 상기 부스트 스테이지에서 발생되는 것인 신호 발생기.
제7항에 있어서, 수평 편향 주파수와 관련된 주파수를 갖는 제3 펄스 전압(HBLANK)의 발생원(130)을 더 포함하고,

상기 제3 펄스 전압 및 상기 제2 펄스 전압(VBLANK)은 서로 결합되어 합성 블랭킹 신호(COMPOSY)를 형성하는 것인 신호 발생기.
수직 귀선 구간 동안 제1 펄스 전압(VBST)을 생성하기 위한 수직 편향 증폭기(11a)의 전원 부스트 스테이지(11f), 및

서로 결합되어 재생 스위치를 형성하는 제1 트랜지스터(Q2) 및 제2 트랜지스터(Q3)를 포함하고,

상기 재생 스위치는 상기 제1 펄스 전압에 응답하며, 상기 제1 펄스 전압의 펄스 폭보다 더 좁은 펄스 폭을 갖는 제2 펄스 전압(VBLANK)을 발생시키고,

상기 제2 펄스 전압은 응용 회로(120)에 타이밍 정보를 제공하기 위해 상기 응용 회로(120)에 연결되는 것인 펄스 정형 회로.
제10항에 있어서, 상기 제1 펄스 전압(VBST)에 응답하고 상기 제1 트랜지스터(Q2)의 주 전류 전도 단자에 연결되며 상기 주 전류 전도 단자에 상기 제1 펄스 전압의 일부분이 나타나게 하는 분압기(R1, R2), 및

상기 제1 펄스 전압에 응답하며, 상기 제1 트랜지스터(Q2)의 제어 단자(베이스)에 제3 펄스 전압을 발생시키는 미분기(C1, R6)를 더 포함한 것인 펄스 정형 회로.
제11항에 있어서, 제1 구간(TW) 동안 상기 제1 펄스 전압의 일부분(단자 (110a)의 전압)과 상기 제3 펄스 전압(Q2의 베이스의 전압)간의 차이가 미리 정해진 값 범위 내에 있을 때는, 상기 재생 스위치가 디스에이블되고,

제2 구간 동안 상기 차이가 상기 값 범위를 벗어났을 때는, 상기 재생 스위치는 상기 제3 펄스 전압에 따라 상기 제1 펄스 전압 일부분의 펄스 폭을 감소시키기 위해 상기 제1 펄스 전압 일부분을 분로시키는 것인 펄스 정형 회로.