KR980012884A - 램의 마이너스클럭펄스 발생회로 - Google Patents
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Abstract
본 발명은 높은 주파수에서 동작하는 에스램이나 디램에 사용되는 마이너스 펄스를 생성하는 기술에 관한 것으로, 종래의 마이너스클럭펄스 발생회로에 있어서는 외부클럭신호를 지연시켜 록킹하기 위해 별도의 더미(Dummy)사이클을 필요로 하고, 회로의 특성상 복잡하게 구성되어 제조공정이 복잡하여 원가 상승의 요인이되 었다.
따라서. 본 발명은 이를 해결하기 위하여. 외부클럭신호(CLKEXT)의 주기변화에 따라 마이너스펄스 발진부(12)를 디스에이블시키고 마이너스클럭펄스(CLKMPG)레 전원단자 전압을 직접 공급하거나, 그 마히너스펄스 발진부(12)를 인에이블시키는 발진 제어부(11)와 : 상기 발진 제어부(11)얘 의해 인에이블되어 상기 마이너스클럭펄스(CLKMPG)의 하강에지 시점을 결정하는 마이너스펄스 발진부(12)와 ; 상기 마이너스펄스 발진부(12)의 온도 및 전압을 보상하고 지연시간을 제어하는 온도/전압보상 및 지연제어부(13)로 랭의 마이너스클럭펄스 발생회로를 구성한 것이다.
Description
제1도는 마이너스클럭펄스를 생성하는 일반적인 디엘엘회로의 블록도.
제2도의 (가)는 제1도에서 디엘엘회로부에 입력되는 외부클럭신호의 파형도, (나)는 제1도에서 디엘엘회로부에서 출력되는 클럭신호의 파형도.
제 3도는 본 발명 램의 마이너스클럭펄스 발생회로도.
제4도는 제3도 각부에 공급되는 펄스의 타이밍도를 보인 것으로, (가)는 외부클럭신호의 타이밍도, (나)는 피모스(PMI)의 온. 오프 타이밍도, (다)는 마이너스클럭펄스의 타이밍도.
제5도는 본 발명에 의한 외부클럭신호와 마이너스클럭펄스의 출력 타이밍도.
*도면의 주요부분에 대한 부호의 설명
11:발진 제어부 12:마이너스펄스 발진부
12A:지연기 13:온도/전압보상 및 지연제어부
PM1, PM2:피모스 NM1:엔모스
I1-17:인버터
본 발명은 높은 주파수에서 동작하는 에스램(SRAM)이나 디램(DRAM)에 사용되는 마이너스펄스를 생성하는 기술에 관한 것으로, 특히 외부 변조하기 위한 디엘엘(DLL)회로나 더미사이클등을 사용하지 않고, 자체적으로 외부클럭을 원하는 형태로 변조하여 마이너스 펄스를 생성할 수 있도록한 램의 마이너스클럭펄스 발생회로에 관한 것이다.
제1도는 에스램이나 디램에 적용되어 마이너스클럭펄스를 생성하는 일반적인 디엘엘회로의 블록도로서 이의 작용을 제2도를 참조하여 설명하면 다음과 같다.
디엘엘회로부(1)에 제2도의 (가)와 같은 외부클럭신호(CLKEXT)가 입력되면 이는 그 디엘엘회로부(1)에 의해 한 사이클 지연되어 다음 사이클라 록킹된 형태로 즉. 제2도의 (나)와 같은 형태로 출력되며, 이와 같이 출력되는 클럭신호(CLKDLL)가 소정의 처리과정을 통해 적당한 형태와 마히너스클럭펄스로 변형되어 메스램이나 디램의 클럭신호로 사용된다.
그러나, 이와 같은 종래의 마이너스클럭펄스 발생 회로에 있어서는 외부클럭신호를 지연시켜 록킹하기 위해 별도의 더미(Dummy)사이클을 필요로 하고, 회로의 특성상 복잡하게 구성되어 제조공정이 복잡하게 원가 상승의 요인이 되었다.
따라서. 본 발명의 목적은 외부 클럭을 변조하기 위한 디엘엘회로나 더미사이클등을 사용하지 않고. 자체적으로 외부클럭을 원하는 형태로 변조하여 마이너스 클럭펄스를 생성하는 간단한 구성의 마이너스클럭펄스 발생회로를 제공함에 있다.
제3도는 상기의 목적을 달성하기 위한 본 발명 램의 마이너스클럭펄스 발생화로의 일실시 예시 회로도로서 이에 도시한 바와 같이. 외부클럭신호(CLKEXT)의 "하이" 구간에서는 마이너스펄스 발진부(12)를 디스에이블시키고 마이너스클럭펄스(CLKMPG)에 전원단자전압을 직접 공급하며. '로우" 구간에서는 그 마이너스펄스 발진부(12)를 인에이블시키는 발진 제어부(11)와 : 상기 발진 제어부(11)에 의해 인에이블되어 상기 마이너스클럭펄스(CLKMPG)의 하강에지 시점을 결정하는 마이너스필스 발진부(12)와 : 상기 마이너스펄스 발진부(12)에서 출력되는 마이너스클럭펄스(CLKMPG)가 온도 및 전압변화에 따라 변화되는 것을 방지하기 위해 온도 및 전압을 보상하고 지연시간을 제어하는 온도/전압보상 및 지연제어 부(13)로 구성한 것으로. 이와 같이 구성한 본 발명의 작용 및 효과를 첨부한 제4도 및 제5도를 참조하여 상세히 설명하면 다음과 같다.
외부클럭신호(CLKEXT)가 4도의 (가)와 같이 소정의 주기로 공급되는 경우. 그 외부클럭신호(CLKEXT)가 발진 제어부(11)의 인버터(11)를 통해 반전처리되어 퍼모스(PMI) 및 앤모스(NMI)의 게이트애 공급되고. 인버터(ll), (12)를 연속적으로 통해서는 피모스(PM2)와 게이트에 공급된다.
이에 따라 상기 외부클럭신호(CLKEXT)의 정(+)극성구간에서 상기 피모스(PML)가 온되는 반면, 엔모스(NMI) 및 피모스(PM2)가 오프된다. 이로 인하여 마이너스펄스 발진부(12)가 디스에이블상태에 놓이게 되고, 이때. 전원단자전압(Voc)가 그 피모스(PMI)를 통해 마이너스클럭펄스 출력단자 (CLKMPG)에 공급된다.
그러나. 상기 외부클럭신호(CLKEXT)의 부(-)극성구간에서는 피모스(PMI)가 오프되는 반면. 엔모스(NMI) 및 피모스(PM2)가 온된다. 이로 인하여 마이너스필스 발진부(12)가 인에이블상태에 놓이게 되고, 이때, 상기 전원단자전압(Voc)이 차단되므로 마이너스클럭펄스 출력루프 즉, 지연기(12A), 인버터(17), 병렬접속 된 엔모스(NMll) 및 피모스(PM2)를 통해 소정의 지연시간을 갖은 후 마이너스클럭펄스 출력단자(CLKMPG)에 "로우" 신호가 출력된다.
결국, 상기와 같은 과정을 통해 제4도의 (나)와 같은 주기로 마이너스펄스 발진부(12)가 인에이블되고, 제4도의 (다)와 같은 주기로 피모스(PMZ)가 온. 오프된다.
상기 지연기(12A)는 상기 외부클럭신호(CLKEXT)의 주기변화에 따라 마이너스 클럭펄스(CLKMPG)의 주기를 어떻게 변화시시킬것인지를 결정하는 파라메터를 결정해주는 기능을 수행한다. 즉, 외부클럭신호(CLKH)의 하강에지가 검출된 시점으로 부터 얼마만큼의 시간 경과후 마이너스 클럭펄스(CLKMPG)의 '하강에지" 가 출력되도록 할 갓인지를 결정하게 된다.
제5도는 상기 외부클럭신호(CLKEXT)와 마이너스클럭펄스(CLKMPG)의 출력타이밍을 보여주고 있다.
또한, 상기에서 미설명된 온도/전압보상 미지연제어부(13)는 상기 마이너스 펄스 발진부(12)애서 출력되는 마이너스클럭펄스(CLKMPG)가 온도 및 전압변화에 따라 변화되는것을 방지하기 위해 온도 및 전압을 보상하고 지연시간을 제어하는 기능을 수행한다.
이상에서 상세히 설명한 바와 같이. 본 발명은 외부 클럭을 변조하기 위한 디엘엘회로나 더미사이클등을 사용하지 않고,자체적으로 외부클럭을 원하는 형태로 변조하여 마이너스 클럭펄스를 생성함으로써 원가를 걸감 할 수 있는 효과가 있다.
Claims (3)
- 외부클럭신호(CLKEXT)의 주기변화에 따라 마이너스펄스 발진부(12)를 디스에스이블시키고 마이너스클럭필스(CLKMPG)에 전원단자전압을 직접 공급하거나, 그 마이너스펄스 발진부(12)를 인에이블시키는 발진 제어부(11)와 : 상기 발진 제어부(11)애 의해 인에이블되어 상기 마이너스클럭펄스(CLKMPG)의 하강에지 시점을 결정하는 마이너스펄스 발진부(12) : 상기 마이너스펄스 발진부(12)의 온도 및 전압을 보상하고 지연시간을 제어하는 온도/전압보상 및 지연제어부(13)로 구성한 것을 특징으로 하는 램의 마이너스클럭펄스 발생회로.
- 제1항에 있어서, 발진 제어부(11)는 외부클럭신호(CLKEXT) 단자를 인버터(ll)를 통해 소오스가 전원단자에 접속되고 드레인이 마이너스클럭펄스(CLKMPG)단자에 집속된 피모스(PMI)의 게이트에 접속하고. 그 접속점을 직접 마이너스펄스 발진부(12)의 마이너스클럭펄스 출력경로상에 병렬접속된 엔모스와 피모스 중 엔모스의 게이트에 접속하고. 다시 인버터(7)를 통해서는 피모스의 게이트에 접속하여 구성한 것을 특징으로 하는 램의 마이너스클럭펄스 발생회로.
- 제1항에 있어서. 마이너스펄스 발진부(12)는 직렬접속된 인버터(I3-I6)로 구성되어 마이너스클럭펄스(CLKMPG)를 소정시간 지연출력하는 지연기(12A)와 : 상기 지연기(12A)와 출력신호를 반전출력하는 인버터(I7)와 : 상기 인버터(I7)와 마이너스클럭펄스(CLKMPG) 출력단자 사이에 병렬접속되어 상기 발진 제어부(11)의 출력신호에 의해 온, 오프되는 앤모스(NMI) 및 피모스(PM2)로 구성한 것을 특징으로 하는 램의 마이너스클럭펄스 발생 회로.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
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| KR1019960029708A KR100206925B1 (ko) | 1996-07-23 | 1996-07-23 | 램의 마이너스클럭펄스 발생회로 |
Applications Claiming Priority (1)
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| KR1019960029708A KR100206925B1 (ko) | 1996-07-23 | 1996-07-23 | 램의 마이너스클럭펄스 발생회로 |
Publications (2)
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