KR980012154A - Master electrode pad of semiconductor chip and tab package using same - Google Patents
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Abstract
본 발명은 반도체 칩의 마스터 패드들에 탭(TAB)의 패턴 리드들을 접합할 수 있는 반도체 칩의 마스터 전극 패드 및 이를 이용한 패키지에 관한 것이다. 본 발명은 본딩 패드와 마스터 전극 패드를 연결하는 금속 배선들을 웨이퍼 제조 공정 단계에서 마련할 수 있어 300 핀 이상의 하이 핀용 반도체 칩과 다양한 고객의 요구 사양을 갖는 반도체 칩을 탭에 용이하게 적용할 수 있다. 또한, 본 발명은 탭 패키지의 적용 가능으로 인하여 반도체 칩의 접합에 소요되는 시간을 단축할 수 있다. 그리고, 본 발명은 와이어 본딩을 하지 않아 반도체 칩과 탭 사이의 배선의 길이를 단축할 아니라 직선성을 향상시켜 패키지의 신호 왜곡을 저감시킴으로써 패키지의 전기적 특성을 향상시킬 수 있다.The present invention relates to a master electrode pad of a semiconductor chip capable of bonding patterned leads of tabs to master pads of a semiconductor chip, and a package using the same. The metal wirings connecting the bonding pads and the master electrode pads can be prepared at the wafer fabrication process stage and the semiconductor chip having 300 pins or more and the semiconductor chips having various customer's specifications can be easily applied to the taps . Further, since the tap package can be applied to the present invention, it is possible to shorten the time required for bonding the semiconductor chip. In addition, the present invention can improve the electrical characteristics of the package by reducing the signal distortion of the package by improving the linearity and not reducing the length of the wiring between the semiconductor chip and the tab without wire bonding.
Description
본 발명은 반도체 칩의 본딩 패드에 관한 것으로, 더욱 상세하게는 반도체 칩에 본딩 패드들 이외에 마스터 패드들을 추가로 형성되고 본딩 패드들과 마스터 패드들의 임의의 현태로 자유롭게 금속 배선으로 전기적 연결되도록 하여 탭(TAB)의 패턴 리드들의 배선 형태를 전혀 변경하지 않고도 반도체 칩의 마스터 패드들에 탭의 패턴 리드들을 접합할 수 있도록 한 반도체 칩의 마스터 전극 패드 및 이를 이용한 패키지에 관한 것이다.The present invention relates to a bonding pad of a semiconductor chip, and more particularly, to a bonding pad of a semiconductor chip. More particularly, the present invention relates to a bonding pad of a semiconductor chip, The present invention relates to a master electrode pad of a semiconductor chip and a package using the same, wherein the pattern leads of the tab can be bonded to the master pads of the semiconductor chip without changing the wiring pattern of the pattern leads of the TAB.
일반적으로 반도체 제조 공정은 웨이퍼에 원하는 반도체 소자들을 갖는 반도체 칩들을 형성하는 공정과, 상기 반도체 칩들 각각을 패키지의 형태로 조립하는 조립 공정과, 완성된 패키지들의 특성 및 신뢰성을 검사하는 검사 공정으로 크게 분류된다.Generally, a semiconductor manufacturing process includes a process of forming semiconductor chips having desired semiconductor elements on a wafer, an assembling process of assembling each of the semiconductor chips in the form of a package, and an inspection process of checking the characteristics and reliability of the completed packages. .
상기 조립 공정은 상기 웨이퍼의 각 반도체 칩들의 전기적 기능에 대한 양, 불량을 검사하는 검사 공정과, 상기 검사된 각 반도체 칩들을 분리하기 위해 상기 웨이퍼를 쏘잉하는 쏘잉 공정과, 상기 분리된 각 반도체 칩들을 리드 프레임의 다이 패드위에 접착하는 다이 어태치 공정과, 상기 접착된 반도체 칩들의 본딩 패드들을 리드 프레임의 내부 리드들에 대응하여 금(Au) 와이어로 전기적 연결하는 와이어 본딩 공정과, 상기 와이어 본딩된 반도체 칩을 외부의 환경으로부터 보호하기 위해 성형 수지로 성형하는 성형 공정과, 상기 성형 수지의 외부로 돌출된 리드 프레임의 외부 리드들을 솔더(solder)로 도금하는 솔더링 공정과, 상기 솔더링된 외부 리드들을 원하는 형태로 절단/절곡하는 절단/절곡 공정으로 분류된다.Wherein the assembling process includes an inspecting step of inspecting an amount and a defect of electrical functions of the semiconductor chips of the wafer, a sawing step of sawing the wafer to separate the inspected semiconductor chips, A wire bonding process for electrically connecting the bonding pads of the bonded semiconductor chips with gold (Au) wires corresponding to internal leads of the lead frame; A soldering step of plating the outer leads of the lead frame protruding outward of the molding resin with a solder; Cutting / bending process for cutting / bending in a desired shape.
상기 다이 어태치 공정으로는 리드 프레임의 다이 패드위에 접착제에 의해 반도체 칩을 접착하는 통상적인 방법과, 다이 패드가 없는 리드 프레임의 내부 리드들의 하면에 접착제에 의해 반도체 칩을 접착하는 LOC(lead on chip) 타입의 방법과, 다이 패드가 없는 리드 프레임의 내부 리드들의 상면에 접착제에 의해 반도체 칩을 접착하는 COL(chip on lead) 타입의 방법 등이 있다.The die attach process includes a conventional method in which a semiconductor chip is bonded to a die pad of a lead frame by an adhesive and a method in which a semiconductor chip is bonded to a lower surface of a lead frame without a die pad by an adhesive (chip on lead) type method in which a semiconductor chip is bonded to an upper surface of inner leads of a lead frame without a die pad by an adhesive.
한편, ASIC(application specific IC) 제품에 있어서, 경박단소화 및 파인 피치(fine pitch)화의 추세가 진행되고 있고, 반도체 칩의 본딩 패드들과 리드 프레임의 내부 리드들 사이의 접합 선택 여하에 따라 달라지는 소비자들의 요구 사양에 선택적 대응을 용이하도록 와이어 본딩에 의한 접합 방법이 많이 사용되고 있으며, 본딩 패드의 피치 설정시 와이어 접합 한계 기술에 부합시키기 위한 설계 환경으로 본딩 패드들이 설계되고 있다.On the other hand, in application specific IC (IC) products, there has been a trend toward thinner and thinner pitches and fine pitches. Depending on the bonding selectivity between the bonding pads of the semiconductor chip and the inner leads of the lead frame Bonding methods by wire bonding are widely used to facilitate selective correspondence with the requirements of different customers and bonding pads are being designed as a design environment for meeting the wire bonding limit technology in the pitch setting of the bonding pads.
도 1은 종래 기술에 대한 반도체 칩의 본딩 패드의 배치 구조를 나타낸 평면도이고, 도 2(A) 및 (B)는 도 1의 본딩 패드들이 리드 프레임의 내부 리드들에 와이어 본딩된 다른 예를 각각 나타낸 요부 평면도이다.FIG. 1 is a plan view showing an arrangement structure of bonding pads of a semiconductor chip according to the prior art, and FIGS. 2 (A) and 2 (B) show another example in which the bonding pads of FIG. 1 are wire- Fig.
도시된 바와 같이, QFP 패키지를 위한 반도체 칩(1)은 4 방면의 각 가장자리에 본딩 패드들(3)이 일정한 간격으로 배열된 구조로 이루어져 있다.As shown in the figure, the semiconductor chip 1 for the QFP package has a structure in which the bonding pads 3 are arranged at regular intervals on each edge of the four sides.
이와 같은 구조의 반도체 칩은 동일한 기능을 갖고 있어도 고객의 요구 사양에 따라 리드 프레임의 내부 리드들에 대응하여 본딩 패드들이 서로 다르게 와이어 본딩된다.Although the semiconductor chip having such a structure has the same function, the bonding pads are wire-bonded differently according to the internal leads of the lead frame according to the requirements of the customer.
이를 좀 더 상세히 언급하면, 도 2(A)에 도시된 바와 같이, 반도체 칩(1)이 접착제(도시 안됨)에 의해 리드 프레임(10)의 다이 패드(11)위에 접합되고, 리드 프레임(10)의 내부 리드들(13a), (13b), (13c), (13d), (13e),....이 본딩 와이어들(5)에 의해 반도체 칩(1)의 본딩 패드들(3A), (3C), (3D), (3F), (3G)...에 각각 연결된다.2 (A), the semiconductor chip 1 is bonded onto the die pad 11 of the lead frame 10 by an adhesive (not shown), and the lead frame 10 The internal leads 13a, 13b, 13c, 13d and 13e of the semiconductor chip 1 are bonded to the bonding pads 3A of the semiconductor chip 1 by the bonding wires 5, , (3C), (3D), (3F), and (3G), respectively.
또한, 도 2(B)에 도시된 바와 같이, 반도체 칩(1)이 접착제(도시 안됨)에 의해 리드 프레임(10)의 다이 패드(11)위에 접합되고, 리드 프레임(10)의 내부 리드들(13a), (13b), (13c), (13d), (13e),....이 본딩 와이어들(5)에 의해 반도체 칩(1)의 본딩 패드들(3A), (3B), (3D), (3E), (3F)...에 각각 연결된다.2 (B), the semiconductor chip 1 is bonded onto the die pad 11 of the lead frame 10 by an adhesive (not shown), and the inner leads of the lead frame 10 The bonding pads 3A, 3B, and 3C of the semiconductor chip 1 are bonded by the bonding wires 5, 13a, 13b, 13c, 13d, 13e, (3D), (3E), and (3F), respectively.
그러나, 300 핀(pin) 이상의 하이핀 수(high pin count) 및 90 ㎛ 이하의 패드 피치에 있어서, 내부 리드의 가공 한계 및 와이어 본딩 한계 피치에 의해 반도체 칩의 축소 효과가 얻어지기 어렵고, 또한 와이어 본딩시 와이어의 길이가 길어져 와이어 본딩 공정의 불안과 신호 왜곡(signal distortion)에 의한 전기적 특성이 약화된다.However, in a high pin count of 300 pins or more and a pad pitch of 90 m or less, it is difficult to obtain a reduction effect of the semiconductor chip due to the processing limit of the internal leads and the wire bonding limit pitch, The length of the wire becomes longer at the time of bonding, and the electrical characteristics of the wire bonding process and the signal distortion due to the signal distortion are weakened.
반면에, 탭에 있어서, 본딩 패드 피치가 50 ㎛까지 되는 경우, 반도체 칩과 탭이 접합 가능하므로 반도체 칩의 크기가 대폭 축소될 수 있고, 또한 탭의 패턴 리드가 반도체 칩의 본딩 패드와 직선성을 이루고 패턴 리드의 접합 길이가 짧으므로 전기적 특성이 양호하며, 300 핀 이상의 하이핀 대응이 쉽고, 선연결의 작업 속도가 핀 수에 관계없이 반도체 칩당 5초 이내로 빠르다.On the other hand, when the pitch of the bonding pads in the taps is 50 m, the size of the semiconductor chips can be greatly reduced because the semiconductor chips and the tabs can be joined together, and the pattern leads of the tabs can be linearly aligned with the bonding pads of the semiconductor chips It is easy to cope with high pin of 300 pins or more, and the operation speed of line connection is fast within 5 seconds per semiconductor chip regardless of the number of pins.
그러나, ASIC 제품에 적용에 있어서, 탭은 통상적으로 반도체 칩의 본딩 패드들과 탭의 패턴 리드들 사이의 1:1 대응으로 인하여 고객들의 다양한 사양을 만족시키기 위해 탭의 패턴 리드들의 배선 형태를 일일이 변경하여야 하는 문제점을 갖고 있었다.However, in application to ASIC products, the taps typically have a one-to-one correspondence between the bonding pads of the semiconductor chip and the pattern leads of the taps, so as to satisfy various specifications of customers, There was a problem to be changed.
따라서, 본 발명의 목적은 고객들의 다양한 사양에 대응하여 탭을 반도체 칩에 용이하게 접합할 수 있도록 한 반도체 칩의 마스터 전극 패드 및 이를 이용한 탭 패키지를 제공하는데 있다.SUMMARY OF THE INVENTION It is, therefore, an object of the present invention to provide a master electrode pad of a semiconductor chip and a tab package using the same, which enable a tab to be easily bonded to a semiconductor chip in accordance with various specifications of customers.
제1도는 종래 기술에 의한 반도체 칩의 본딩 패드의 배치 구조를 나타낸 평면도.FIG. 1 is a plan view showing an arrangement structure of bonding pads of a semiconductor chip according to the related art.
제2(A)도 및 제(B)도는 제1도의 본딩 패드들이 리드 프레임의 내부 리드들에 와이어 본딩된 다른 예를 각각 나타낸 요부 평면도.Fig. 2 (A) and Fig. 2 (B) are plan views each showing another example in which the bonding pads of Fig. 1 are wire-bonded to the internal leads of the lead frame.
제3도는 본 발명에 의한 반도체 칩의 마스터 전극 패드와 본딩 패드의 배치 구조를 나타낸 평면도.FIG. 3 is a plan view showing an arrangement structure of a master electrode pad and a bonding pad of a semiconductor chip according to the present invention. FIG.
제4도는 제3도의 A-A 선을 따라 절단한 반도체 칩의 구조를 나타낸 단면도.4 is a cross-sectional view showing the structure of a semiconductor chip cut along the line A-A of FIG. 3;
제5(A)도 및 제(B)도는 제3도의 본딩 패드들이 마스터 전극 패드에 금속 배선 연결된 다른 예를 각각 나타낸 요부 평면도.Fig. 5 (A) and Fig. 5 (B) are plan views each showing another example in which the bonding pads of Fig. 3 are metallurgically connected to the master electrode pads.
제6도는 본 발명에 의한 반도체 칩의 마스터 전극 패드가 적용된 탭 패키지의 구조를 나타낸 단면도.6 is a sectional view showing the structure of a tab package to which a master electrode pad of a semiconductor chip according to the present invention is applied.
* 도면의 주요 부분에 대한 부호의 설명DESCRIPTION OF THE REFERENCE NUMERALS
1 : 반도체 칩 3 : 본딩 패드1: semiconductor chip 3: bonding pad
5 : 본딩 와이어 10 : 리드 프레임5: Bonding wire 10: Lead frame
11 : 다이 패드 13 : 내부 리드11: die pad 13: inner lead
31 : 반도체 칩 33 : 본딩 패드31: semiconductor chip 33: bonding pad
34, 38 : 절연층 35 : 마스터 전극 패드34, 38: insulation layer 35: master electrode pad
37 : 금속 배선 39 : 범프37: metal wiring 39: bump
40 : 탭 41 : 폴리이미드 필름40: tab 41: polyimide film
43 : 패턴 리드 53 : 리드 프레임의 내부 리드43: pattern lead 53: inner lead of the lead frame
이와 같은 목적을 달성하기 위한 본 발명은 반도체 칩의 본딩 패드들 내측으로 마스터 전극 패드들을 형성하고, 소비자의 다양한 사양을 만족시키는 위한 배선 형태의 금속 패턴에 의해 반도체 칩의 본딩 패드들과 마스터 전극 패드들을 전기적으로 연결하여 탭의 패턴 리드들이 변경하지 않고도 반도체 칩과 탭을 용이하게 접합함으로써 하이 핀 및 파인 피치화에 대응할 수 있는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: forming master electrode pads inside bonding pads of a semiconductor chip, The semiconductor chip and the tab can be easily joined to each other without changing the pattern leads of the tab, thereby making it possible to cope with high pin and fine pitch.
이하, 본 발명에 의한 반도체 칩의 마스터 전극 패드 및 이를 이용한 탭 패키지를 첨부된 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, a master electrode pad of a semiconductor chip according to the present invention and a tab package using the same will be described in detail with reference to the accompanying drawings.
도 3은 본 발명에 의한 반도체 칩의 마스터 전극 패드와 본딩 패드의 배치 구조를 나타낸 평면도이고, 도 4는 도 3의 A-A 선을 따라 절단한 반도체 칩의 구조를 나타낸 단면도이다.FIG. 3 is a plan view showing a layout structure of a master electrode pad and a bonding pad of a semiconductor chip according to the present invention, and FIG. 4 is a sectional view showing the structure of a semiconductor chip cut along the line A-A of FIG.
도시된 바와 같이, 본 발명의 반도체 칩(31)은 4 방면의 각 가장자리에 본딩 패드들(33)이 일정한 간격으로 배열되어 있고, 마스터 전극 패드들(35)이 절연층(34)위에 금속 배선들(37)에 의해 본딩 패드들(33)에 대응하며 연결됨과 아울러 반도체 칩(31)의 중앙부측으로 일정한 간격으로 배열되어 있다.As shown in the drawing, the semiconductor chip 31 of the present invention has bonding pads 33 arranged at regular intervals on the four edges of the four sides, and the master electrode pads 35 are formed on the insulating layer 34, Are connected to the bonding pads 33 by the bonding pads 37 and arranged at regular intervals on the center side of the semiconductor chip 31.
여기서, 각 가장자리에 배치된 본딩 패드들(33)을 제외한 반도체 칩(31)의 전면이 보호층용 절연층(34)에 의해 보호되어 있고, 절연층(34)위에 패턴화된 금속 배선들(37)이 형성되고, 마스터 전극 패드들(35)을 제외한 금속 배선들(37)이 보호층용 절연층(38)에 의해 보호되고, 마스터 전극 패드들(35)의 상측부에 범프(39)가 형성되어 있다.The front surface of the semiconductor chip 31 except for the bonding pads 33 disposed at each edge is protected by the insulating layer 34 for the protection layer and the metal wirings 37 The metal interconnections 37 except the master electrode pads 35 are protected by the insulating layer 38 for the protection layer and the bump 39 is formed on the upper side of the master electrode pads 35 .
상기 범프(39)는 VICKER 경도가 60 이하인 금(Au) 범프 또는 솔더 합금 범프로 이루어진 것이다. 상기 마스터 전극 패드들(35)이 본딩 패드들(33)에 비하여 보다 파인 피치(fine pitch)화되어 있다. 상기 금속 배선(37)은 절연층(38)위에 증착된 금속층(도시 안됨)을 패턴화하는 공정에서 형성된 것이다.The bumps 39 are made of gold (Au) bumps or solder alloy bumps having VICKER hardness of 60 or less. The master electrode pads 35 are finer than the bonding pads 33. The metal wiring 37 is formed in a process of patterning a metal layer (not shown) deposited on the insulating layer 38.
도 5(A) 및 (B)는 도 3의 본딩 패드들이 마스터 전극 패드에 금속 배선 연결된 다른 예를 각각 나타낸 요부 평면도이다.5 (A) and 5 (B) are plan views each showing another example in which the bonding pads of FIG. 3 are metallically connected to the master electrode pads.
상기와 같은 구조의 반도체 칩은 동일한 기능을 갖고 있어도 고객의 요구 사양에 따라 탭의 패턴 리드들에 대응하여 본딩 패드들이 서로 다르게 접합된다.Although the semiconductor chip having the above structure has the same function, the bonding pads are bonded differently according to the pattern leads of the tab according to the requirements of the customer.
이를 좀 더 상세히 언급하면, 도 5(A)에 도시된 바와 같이, 반도체 칩(31)의 본딩 패드들(33a), (33c), (33d), (33f), (33g)....이 점선으로 도시된 금속 배선들(37)에 의해 마스터 전극 패드들(35A), (35B), (35C), (3D), (3E)...에 각각 연결된다.In more detail, as shown in FIG. 5 (A), the bonding pads 33a, 33c, 33d, 33f, 33g of the semiconductor chip 31, Are connected to the master electrode pads 35A, 35B, 35C, 3D, and 3E, respectively, by the metal wires 37 shown by the dotted lines.
또한, 도 5(B)에 도시된 바와 같이, 반도체 칩(31)의 본딩 패드들(33a), (33b), (33d), (33e), (33f)....이 점선으로 도시된 금속 배선들(37)에 의해 마스터 전극 패드들(35A), (35B), (35C), (3D), (3E),...에 각각 연결된다.As shown in FIG. 5B, the bonding pads 33a, 33b, 33d, 33e, 33f of the semiconductor chip 31 are shown by dotted lines. Are connected to the master electrode pads 35A, 35B, 35C, 3D, 3E, ..., respectively, by the metal wires 37. [
따라서, 본 발명에 의한 반도체 칩의 마스터 전극 패드는 반도체 칩(31)의 가장자리에 형성된 본딩 패드들(33)과 마스터 전극 패드들(35)을 고객의 요구 사양에 해당하는 배선의 형태로 연결하여 탭의 패턴 리드들을 고객의 요구 사양헤 관계없이 마스트 전극 패드들에 1:1 대응하여 접합할 수 있다.Therefore, the master electrode pads of the semiconductor chip according to the present invention are formed by connecting the bonding pads 33 and the master electrode pads 35 formed at the edge of the semiconductor chip 31 in the form of wiring corresponding to the specification of the customer The pattern leads of the taps can be bonded to the mast electrode pads in a one-to-one correspondence regardless of the requirements of the customer.
이하, 이와 같이 구성되는 반도체 칩을 탭에적용한 탭 패키지를 설명하기로 한다.Hereinafter, a tap package to which the semiconductor chip having the above-described structure is applied will be described.
도 6은 본 발명에 의한 반도체 칩의 마스터 전극 패드가 적용된 탭 패키지의 구조를 나타낸 단면도이다.6 is a cross-sectional view showing the structure of a tab package to which a master electrode pad of a semiconductor chip according to the present invention is applied.
도시된 바와 같이, 탭(40)의 폴리이미드 필름(41)에 접착된 패턴 리드들(43)의 내부 리드들이 범프(39)에 의해 도 4의 반도체 칩(31)의 마스터 전극 패드들(35)에 대응하여 접합되어 있고, 패턴 리드들(43)의 외부 리드들이 리드 프레임의 내부 리드들(53)에 대응하여 솔더링되어 있다.The internal leads of the pattern leads 43 adhered to the polyimide film 41 of the tab 40 are electrically connected to the master electrode pads 35 of the semiconductor chip 31 of FIG. And the outer leads of the pattern leads 43 are soldered corresponding to the inner leads 53 of the lead frame.
여기서, 반도체 칩(31)의 가장자리에 위치하는 본딩 패드들(33)과 본딩 패드들(33)의 내측에 위치하는 마스터 전극 패드들(35)을 전기적으로 연결하는 금속 배선들(37)은 도 5(A) 및 (B)에 도시된 바와 같이, 고객의 요구 사양에 대응하는 배선의 형태로 연결된다.The metal wires 37 electrically connecting the bonding pads 33 located at the edge of the semiconductor chip 31 and the master electrode pads 35 located at the inner side of the bonding pads 33 5 (A) and (B), in the form of wiring corresponding to the specification of the customer.
한편, 160 핀의 접합에 있어서, 와이어 본딩은 반도체 칩당 50-55 초의 시간을 소요하지만, 탭 접합은 핀 수에 관계없이 5 초 이내의 시간을 소요한다.On the other hand, in the case of 160-pin bonding, wire bonding requires 50-55 seconds per semiconductor chip, but tap bonding takes less than 5 seconds regardless of the number of pins.
따라서, 본 발명은 본딩 패드와 마스터 전극 패드를 연결하는 금속 배선들을 웨이퍼 제조 공정 단계에서 마련할 수 있어 300 핀 이상의 하이 핀용 반도체 칩과 다양한 고객의 요구 사양을 갖는 반도체 칩을 탭에 용이하게 적용할 수 있다.Therefore, the present invention can provide metal wirings connecting the bonding pads and the master electrode pads at the wafer manufacturing process stage, and can easily apply the semiconductor chip having 300 pins or more and the semiconductor chips having various customer's requirements to the tab .
또한, 본 발명은 탭 패키지의 적용 가능으로 인하여 반도체 칩의 접합에 소요되는 시간을 단축할 수 있다.Further, since the tap package can be applied to the present invention, it is possible to shorten the time required for bonding the semiconductor chip.
그리고, 본 발명은 와이어 본딩을 하지 않아 반도체 칩과 탭 사이의 배선의 길이를 단축할 아니라 직선성을 향상시켜 패키지의 신호 왜곡을 저감시킴으로써 패키지의 전기적 특성을 향상시킬 수 있다.In addition, the present invention can improve the electrical characteristics of the package by reducing the signal distortion of the package by improving the linearity and not reducing the length of the wiring between the semiconductor chip and the tab without wire bonding.
Claims (10)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960029800A KR100213435B1 (en) | 1996-07-23 | 1996-07-23 | Master electrode pad of semiconductor chip and tap package using it |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960029800A KR100213435B1 (en) | 1996-07-23 | 1996-07-23 | Master electrode pad of semiconductor chip and tap package using it |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR980012154A true KR980012154A (en) | 1998-04-30 |
| KR100213435B1 KR100213435B1 (en) | 1999-08-02 |
Family
ID=19467176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960029800A KR100213435B1 (en) | 1996-07-23 | 1996-07-23 | Master electrode pad of semiconductor chip and tap package using it |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100213435B1 (en) |
-
1996
- 1996-07-23 KR KR1019960029800A patent/KR100213435B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100213435B1 (en) | 1999-08-02 |
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