JP2674536B2 - Chip carrier semiconductor device and manufacturing method thereof - Google Patents
Chip carrier semiconductor device and manufacturing method thereofInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明はＬＳＩチップにテープキ
ャリアを接続したチップキャリア半導体装置及びその製
造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a chip carrier semiconductor device in which a tape carrier is connected to an LSI chip and a manufacturing method thereof.
【０００２】[0002]
【従来の技術】従来のＴＡＢ（Ｔａｐｅ Ａｕｔｍａｔ
ｅｄ Ｂｏｎｄｉｎｇ）方法でのチップと基板との接続
方法は、テープキャリアのインナーリード先端部でのバ
ンプ電極（もしくは、バンプレス）とチップの電極パッ
ドとのＩＬＢ（Ｉｎｎｅｒ Ｌｅａｄ Ｂｏｎｄｉｎ
ｇ）接続であり、テープキャリアのアウターリードと実
装基板との接続は半田付け接続である。この様な技術
は、例えば日経ＢＰ社、１９９１年３月２７日発行、
「マイクロエレクトロニクス パッケージング ハンド
ブック」Ｐ３２６〜Ｐ３４７において、ＴＡＢテープの
構造，ＩＬＢ（Ｉｎｎｅｒ Ｌｅａｄ Ｂｏｎｄｉｎ
ｇ），ＯＬＢ（Ｏｕｔｅｒ Ｌｅａｄ Ｂｏｎｄｉｎ
ｇ））の接続技術等として説明されている。2. Description of the Related Art Conventional TAB (Tape Automatic)
The method of connecting the chip and the substrate by the ed bonding method is the ILB (Inner Lead Bond) between the bump electrode (or bumpless) at the tip of the inner lead of the tape carrier and the electrode pad of the chip.
g) Connection, and the outer lead of the tape carrier and the mounting board are connected by soldering. Such technology is, for example, issued by Nikkei BP, March 27, 1991,
"Microelectronics Packaging Handbook" P326 to P347, TAB tape structure, ILB (Inner Lead Bondin)
g), OLB (Outer Lead Bondin
g)) connection technology and the like.
【０００３】また、チップ接続数を増やすためにＩＣチ
ップの周辺リード接続のほかに内側にも接続端子をつけ
るというＩＢＭのＡＴＡＢ（Ａｒｅａ Ｔａｐｅ Ａｕ
ｔｍａｔｅｄ Ｂｏｎｄｉｎｇ）が公知として知られて
いる。接続ピンの数を増加させるための技術として、特
開平２−５８２４５号公報に記載されているもので、Ｉ
Ｃチップの周辺部に２列に配列されている電極パッドか
らそれぞれ外側と内側にリードを延ばし、チップ接続数
を増やす例がある。その他、ウェッジボンダによるバン
プレスボンディングとしては、特開平３−３２０４０等
に記載されている。Further, in order to increase the number of chips to be connected, in addition to the peripheral lead connection of the IC chip, a connection terminal is also provided on the inner side of IBM's ATAB (Area Tape Au).
TMated Bonding) is known in the art. A technique for increasing the number of connecting pins is disclosed in Japanese Patent Application Laid-Open No. 2-58245.
There is an example in which leads are extended to the outside and the inside from the electrode pads arranged in two rows in the peripheral portion of the C chip to increase the number of chip connections. In addition, bumpless bonding using a wedge bonder is described in JP-A-3-32040 and the like.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、上記の
ような従来技術は、以下のような問題点を有していた。
ＴＡＢ法において、ＴＡＢテープを実装基板に接続する
ときはアウターリードをそのまま半田付けするので実装
面積がチップ面積の数倍にまで大きくなってしまうとい
う欠点がある。このことはＡＴＡＢや、内側にリードを
延ばすという方法も同様の問題点を抱えている。一方、
フリップチップ実装方法は、以下のような別の問題を抱
えている。フリップチップ接続法は、半導体チップを実
装基板にバンプにより接続した後、封止樹脂でチップを
封止する必要があり、封止後の不良を考えると生産性上
あまり良くないという欠点がある。However, the above-mentioned prior art has the following problems.
In the TAB method, when the TAB tape is connected to the mounting board, the outer leads are soldered as they are, so that the mounting area becomes several times larger than the chip area. For this reason, the ATAB and the method of extending the lead inward have the same problem. on the other hand,
The flip chip mounting method has another problem as described below. The flip-chip connection method has a drawback in that it is necessary to seal the chip with a sealing resin after connecting the semiconductor chip to the mounting substrate with bumps, which is not so good in terms of productivity when considering defects after sealing.
【０００５】本発明の主たる目的は、上記のような問題
がないチップキャリア半導体装置を提供することにあ
る。A main object of the present invention is to provide a chip carrier semiconductor device which does not have the above problems.
【０００６】本発明の更なる目的は、実装面積の縮小を
可能にするチップキャリア半導体装置を提供することに
ある。A further object of the present invention is to provide a chip carrier semiconductor device capable of reducing the mounting area.
【０００７】本発明の他の目的は、生産性の向上を可能
にするチップキャリア半導体装置を提供することにあ
る。Another object of the present invention is to provide a chip carrier semiconductor device capable of improving productivity.
【０００８】本発明の更に他の目的は、多数の接続ピン
の高い精度での接続を可能にするチップキャリア半導体
装置を提供することにある。Still another object of the present invention is to provide a chip carrier semiconductor device which enables highly accurate connection of a large number of connection pins.
【０００９】本発明の別の目的は、上記のような問題が
ないチップキャリア半導体装置の製造方法を提供するこ
とにある。Another object of the present invention is to provide a method of manufacturing a chip carrier semiconductor device which does not have the above problems.
【００１０】本発明の更に別の目的は、実装面積の縮小
を可能にするチップキャリア半導体装置の製造方法を提
供することにある。Still another object of the present invention is to provide a method of manufacturing a chip carrier semiconductor device which can reduce the mounting area.
【００１１】本発明のまた別の目的は、生産性の向上を
可能にするチップキャリア半導体装置の製造方法を提供
することにある。Another object of the present invention is to provide a method of manufacturing a chip carrier semiconductor device which can improve productivity.
【００１２】本発明の更なる別の目的は、多数の接続ピ
ンの高い精度での接続を可能にするチップキャリア半導
体装置の製造方法を提供することにある。Yet another object of the present invention is to provide a method of manufacturing a chip carrier semiconductor device which enables highly accurate connection of a large number of connection pins.
【００１３】本発明の上記及び他の目的、構成および効
果は以下の記載により明らかになるであろう。The above and other objects, configurations and effects of the present invention will be apparent from the following description.
【００１４】[0014]
【課題を解決するための手段】本発明に係るチップキャ
リア半導体装置は、複数の電極パッドが設けられた表面
を有する半導体チップと、半導体チップ上に重ねられた
テープキャリアと、テープキャリア上に直接設けられて
半導体チップの上に配置される複数のリードとからな
り、各リードは少なくとも一つのバンプが設けられた内
側端部を有し、且つバンプは前記電極パッドの内側の領
域上に位置するチップキャリア半導体装置において、 前
記テープキャリアは、半導体チップエリアと実質的に同
一サイズのリード保持用テープフレーム部を有し、テー
プキャリアはこのフレームに沿って切断されることを特
徴とする。 A chip carrier semiconductor device according to the present invention is a semiconductor chip having a surface provided with a plurality of electrode pads, a tape carrier laminated on the semiconductor chip, and a tape carrier directly on the tape carrier. A plurality of leads provided and arranged on the semiconductor chip, each lead having an inner end portion provided with at least one bump, and the bump being located on a region inside the electrode pad. in the chip carrier semiconductor device, before
The tape carrier is substantially the same as the semiconductor chip area.
It has a one-size tape frame for holding leads,
The carrier is specially cut along this frame.
Sign.
【００１５】本発明に係るチップキャリア半導体装置ア
ッセンブリは、実装基板と、複数の電極パッドが設けら
れた表面を有する半導体チップと、半導体チップ上に重
ねられたテープキャリアと、テープキャリア上に直接設
けられて半導体チップの上に配置される複数のリードと
からなり、各リードは少なくとも一つのバンプが設けら
れた内側端部を有し、且つバンプは前記電極パッドの内
側の領域上に位置することにより半導体チップが前記バ
ンプを介して実装基板に接続されるチップキャリア半導
体装置アッセンブリにおいて、 前記テープキャリアは、
半導体チップエリアと実質的に同一サイズのリード保持
用テープフレーム部を有し、テープキャリアはこのフレ
ームに沿って切断されることを特徴とする。 A chip carrier semiconductor device assembly according to the present invention is a mounting substrate, a semiconductor chip having a surface provided with a plurality of electrode pads, a tape carrier laminated on the semiconductor chip, and a tape carrier provided directly on the tape carrier. And a plurality of leads arranged on the semiconductor chip, each lead having an inner end portion provided with at least one bump, and the bump being located on an area inside the electrode pad. The semiconductor chip is connected to the mounting board via the bumps by the chip carrier semiconductor
In the body device assembly, the tape carrier is
Holds leads of substantially the same size as the semiconductor chip area
The tape carrier has a tape frame section for
It is characterized by being cut along the dome.
【００１６】[0016]
【００１７】本発明に係るチップキャリア半導体装置ア
ッセンブリの製造方法によれば、半導体チップに複数の
電極パッドを設け、テープキャリアに複数の開口部と、
各々のリードが少なくとも一つのバンプが設けられた内
側端部と湾曲部とを有する複数のリードとを設け、前記
複数の開口部の一部を介して、前記リードの湾曲部が前
記電極パッドと接触するようにテープキャリアを半導体
チップ上に重ねることによりテープキャリアと半導体チ
ップとにより画定される空間を形成し、封止樹脂を前記
複数の開口部の一つを介して前記空間に導入することに
より半導体チップの表面を封止し、テストプローブを使
用して半導体チップの電気的性能の試験を行った後、テ
ープキャリアを切断して半導体チップをテープキャリア
から切り離し、その後、半導体チップを前記バンプを介
して実装基板に接続してなるチップキャリア半導体装置
アッセンブリの製造方法において、 半導体チップエリア
と同一サイズのリード保持用テープキャリア部を有し、
このテープフレームに沿ってテープキャリアを切断する
ことにより半導体装置の大きさを半導体チップと同一サ
イズにすることを特徴とする。 According to the method of manufacturing the chip carrier semiconductor device assembly of the present invention, the semiconductor chip is provided with a plurality of electrode pads, and the tape carrier is provided with a plurality of openings.
Each lead is provided with a plurality of leads having an inner end portion provided with at least one bump and a curved portion, and the curved portion of the lead is provided with the electrode pad through a part of the plurality of openings. Forming a space defined by the tape carrier and the semiconductor chip by stacking the tape carrier on the semiconductor chip so as to be in contact with each other, and introducing the sealing resin into the space through one of the plurality of openings. After sealing the surface of the semiconductor chip by using, test the electrical performance of the semiconductor chip using a test probe, cut the tape carrier to separate the semiconductor chip from the tape carrier, and then the semiconductor chip to the bump Chip carrier semiconductor device connected to a mounting substrate via
In the assembly manufacturing method, the semiconductor chip area
It has a tape carrier part for holding leads of the same size as
Cut the tape carrier along this tape frame
This allows the size of the semiconductor device to be the same size as the semiconductor chip.
It is characterized by making it is.
【００１８】[0018]
【実施例】本発明の第一の実施例を図１及び図９を参照
して以下詳細に説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A first embodiment of the present invention will be described in detail below with reference to FIGS.
【００１９】図９において半導体チップ１はテープキャ
リア２の表面に設けられる。テープキャリア２は、半導
体チップ１の中央部分に対応する位置に設けられた中央
開口部５と、この中央開口部５の周囲を囲むように中央
開口部５から離間した位置に設けられた中間位置開口部
２ｂと、この中間位置開口部２ｂの周囲を囲むように中
間位置開口部２ｂから離間した位置に設けられた周辺位
置開口部２ｃとを有する。中間位置開口部２ｂと周辺位
置開口部２ｃとによって画定されるテープキャリア２の
領域には、テープフレーム２ａが設けられる。テープキ
ャリア２は、このテープフレーム２ａに沿って切断され
る。テープフレーム２ａは、半導体チップ１より僅かに
大きいフレームサイズを有する。さらに、複数のリード
３がテープキャリア２に設けられる。各リード３の内側
端部３ｂは、テープキャリア２に固定される。各リード
の内側端部３ｂにはバンプがランダムに設けられ、この
バンプを介して半導体チップ１が図示されていない実装
基板に取り付けられる。一方、各リード３の外側端部に
は、テストプローブが接触するためのテストパッド７が
設けられる。In FIG. 9, the semiconductor chip 1 is provided on the surface of the tape carrier 2. The tape carrier 2 has a central opening 5 provided at a position corresponding to the central portion of the semiconductor chip 1 and an intermediate position provided at a position spaced from the central opening 5 so as to surround the central opening 5. It has an opening 2b and a peripheral position opening 2c provided at a position separated from the intermediate position opening 2b so as to surround the periphery of the intermediate position opening 2b. A tape frame 2a is provided in a region of the tape carrier 2 defined by the intermediate position opening 2b and the peripheral position opening 2c. The tape carrier 2 is cut along the tape frame 2a. The tape frame 2a has a frame size slightly larger than the semiconductor chip 1. Further, a plurality of leads 3 are provided on the tape carrier 2. The inner end 3b of each lead 3 is fixed to the tape carrier 2. Bumps are randomly provided on the inner end portion 3b of each lead, and the semiconductor chip 1 is attached to a mounting substrate (not shown) via the bumps. On the other hand, a test pad 7 for contacting a test probe is provided at the outer end of each lead 3.
【００２０】図１において、半導体チップ１には、前記
中間位置開口部２ｂの下の位置に複数の電極パッド１ａ
が設けられる。各リード３は、この電極パッド１ａと接
触する湾曲部３ａを有し、これによりリード３と電極パ
ッド１ａとが電気的に接続される。In FIG. 1, the semiconductor chip 1 has a plurality of electrode pads 1a at a position below the intermediate position opening 2b.
Is provided. Each lead 3 has a curved portion 3a in contact with the electrode pad 1a, whereby the lead 3 and the electrode pad 1a are electrically connected.
【００２１】電極パッド１ａはＡｌ（アルミニウム）で
形成することができる。実装基板上に、パッドが２００
〜５００μｍ間隔で設けられる。前記バンプをランダム
に配置することにより、実装基板上のパッドの十分な間
隔、パッドの十分なサイズそして十分な高さのバンプを
確保し得る。このことにより、半導体チップ１の実装基
板上への実装を高い精度で行うことができ、かつ接続ピ
ンの数を増やすことができる。テープキャリア２は、ポ
リイミド等で厚さ３０μｍに形成することができる。リ
ード３は、Ｃｕ（銅）で高さ３０μｍ及び幅３０μｍに
形成することができる。バンプ４ａは、金或いは銅のボ
ールバンプ、または径１００μｍ及び高さ８０μｍのＳ
ｎ−Ｐｂ半田等の突起金属のバンプで構成することがで
きる。前記中央開口部５を介して、封止樹脂６をテープ
キャリア２と半導体チップ１とにより画定される空間に
導入することにより半導体チップの表面を封止する。封
止樹脂６はエポキシ樹脂またはシリコン系樹脂により構
成され得る。The electrode pad 1a can be formed of Al (aluminum). 200 pads on the mounting board
They are provided at intervals of ˜500 μm. By arranging the bumps at random, it is possible to secure sufficient spacing between pads on the mounting substrate, sufficient size of pads, and sufficient height of bumps. As a result, the semiconductor chip 1 can be mounted on the mounting substrate with high accuracy, and the number of connection pins can be increased. The tape carrier 2 can be formed of polyimide or the like to have a thickness of 30 μm. The lead 3 can be formed of Cu (copper) with a height of 30 μm and a width of 30 μm. The bumps 4a are gold or copper ball bumps, or S having a diameter of 100 μm and a height of 80 μm.
The bumps can be made of bump metal such as n-Pb solder. The surface of the semiconductor chip is sealed by introducing the sealing resin 6 into the space defined by the tape carrier 2 and the semiconductor chip 1 through the central opening 5. The sealing resin 6 may be made of epoxy resin or silicone resin.
【００２２】次に図１の本発明に係るチップキャリア半
導体装置アッセンブリの製造方法を説明する。半導体チ
ップ１に複数の電極パッド１ａを設け、テープキャリア
２には、中央開口部５、中間位置開口部２ｂ及び周辺位
置開口部２ｃ、更に複数のリード３を設ける。リードの
各々には内側端部に複数のバンプ４ａが設けられ、さら
にその外側に湾曲部３ａが設けられる。前記中間位置開
口部２ｂを介して、前記リードの湾曲部３ａが前記電極
パッド１ａと接触するようにテープキャリア２を半導体
チップ１上に重ねることによりテープキャリア２と半導
体チップ１とにより画定される空間を形成し、封止樹脂
６を前記中央開口部５を介して前記空間に導入すること
により半導体チップ１の表面を封止する。その後、テス
トプローブを使用して半導体チップの電気的性能のテス
ト、例えばＥＴ（Ｅｌｅｃｔｒｉｃａｌ Ｔｅｓｔ）／
ＢＴ（Ｂａｒｎ ｉｎ Ｔｅｓｔ）等のテストを行った
後、半導体チップ１より僅かに大きいサイズを有するテ
ープフレーム２ａに沿ってテープキャリア２を切断して
半導体チップ１をテープキャリア２から切り離し、その
後、半導体チップ１を前記バンプ４ａを介して実装基板
に接続する。Next, a method of manufacturing the chip carrier semiconductor device assembly according to the present invention shown in FIG. 1 will be described. The semiconductor chip 1 is provided with a plurality of electrode pads 1a, and the tape carrier 2 is provided with a central opening 5, an intermediate position opening 2b, a peripheral position opening 2c, and a plurality of leads 3. Each of the leads is provided with a plurality of bumps 4a at its inner end and further provided with a curved portion 3a at its outer side. The tape carrier 2 and the semiconductor chip 1 are defined by stacking the tape carrier 2 on the semiconductor chip 1 so that the curved portion 3a of the lead contacts the electrode pad 1a through the intermediate position opening 2b. A space is formed, and the sealing resin 6 is introduced into the space through the central opening 5 to seal the surface of the semiconductor chip 1. Then, a test probe is used to test the electrical performance of the semiconductor chip, for example, ET (Electrical Test) /
After a test such as BT (Barn in Test) is performed, the tape carrier 2 is cut along the tape frame 2a having a size slightly larger than the semiconductor chip 1 to separate the semiconductor chip 1 from the tape carrier 2, and then the semiconductor The chip 1 is connected to the mounting board via the bumps 4a.
【００２３】前述したように、テープキャリア２は、半
導体チップ１の領域とほぼ同一の領域を半導体チップ１
上に残すよう切断される。このため、実装面積を、ＴＡ
Ｂ方法でのチップと基板との接続に比べ十分縮小でき
る。As described above, the tape carrier 2 has an area substantially the same as the area of the semiconductor chip 1.
It will be cut to leave it on top. Therefore, the mounting area is
The size can be sufficiently reduced as compared with the connection between the chip and the substrate in the B method.
【００２４】更に、封止した後にＥＴ（Ｅｌｅｃｔｒｉ
ｃａｌ Ｔｅｓｔ）／ＢＴ（Ｂａｒｎ ｉｎ Ｔｅｓ
ｔ）等のテストを行ってから実装できるため生産性の向
上につながる。Further, after sealing, ET (Electri)
cal Test) / BT (Barn in Tes)
It can be mounted after testing such as t), which leads to improvement in productivity.
【００２５】更にバンプをランダムに配置することによ
りパッドの間隔、パッドのサイズ、バンプの高さを大き
くとることができ、精度の良い接続と接続ピンの数の増
加とが可能となる。Further, by arranging the bumps at random, the intervals between the pads, the size of the pads, and the height of the bumps can be made large, so that it is possible to make an accurate connection and increase the number of connection pins.
【００２６】図２は本発明の第２の実施例の断面図で、
図１のテープキャリア２を切断する前のチップ電極外側
のテープフレーム２ａがチップ１のサイズと同じで、且
つそのテープ枠端部付近でリード３及びテープキャリア
２の開口部以外の部分を切断した半導体チップサイズの
薄型チップキャリアを表している。FIG. 2 is a sectional view of the second embodiment of the present invention.
The tape frame 2a on the outer side of the chip electrode before cutting the tape carrier 2 of FIG. 1 has the same size as the chip 1, and the lead 3 and the portion other than the opening of the tape carrier 2 are cut near the end of the tape frame. It represents a thin chip carrier having a semiconductor chip size.
【００２７】半導体チップサイズにテープキャリア２を
切断する前に、テープキャリア２の中央開口部５から封
止樹脂６を流し込んで半導体チップ１を封止し、ＥＴ
（Ｅｌｅｃｔｒｉｃａｌ Ｔｅｓｔ）／ＢＴ（Ｂａｒｎ
ｉｎ Ｔｅｓｔ）等のテストを行う。このチップキャ
リアは、バンプ４ａを介して実装基板とフリップチップ
接続される。半導体チップ１の電極パッド１ａのピッチ
よりも大きな実装基板のパット間隔が可能となり、大き
なバンプが形成できるので、接続の確実性が高く、また
実装面積がチップサイズ程度に縮小されるという利点が
ある。Before cutting the tape carrier 2 into a semiconductor chip size, a sealing resin 6 is poured from the central opening 5 of the tape carrier 2 to seal the semiconductor chip 1 and ET
(Electrical Test) / BT (Barn
in Test). The chip carrier is flip-chip connected to the mounting board via the bumps 4a. Since the pad spacing of the mounting substrate can be made larger than the pitch of the electrode pads 1a of the semiconductor chip 1 and large bumps can be formed, there is an advantage that the reliability of the connection is high and the mounting area is reduced to about the chip size. .
【００２８】図３は本発明の第３の実施例の断面図で、
実施例１のチップ電極パッド１ａの外側のテープフレー
ム２ａが半導体チップ１のサイズよりも小さく、且つそ
のテープフレーム２ａの端部付近でリード３等をカット
した半導体チップサイズの薄型チップキャリアを表して
いる。この図はテープフレーム２ａの形状の違いを示す
図で簡略化してある。図３には示してないが、テープキ
ャリア２には中央開口部５を設け、これを介して封止樹
脂６を流し込んだ場合は、半導体チップ１上の電極パッ
ド１ａの外側のテープフレーム２ａはテープキャリア２
の中央開口部５から流し込んだ封止樹脂６が半導体チッ
プ１の外に流れ出すのを防ぐ役目もする。また、テープ
フレーム２ａが半導体チップサイズよりも小さいと、チ
ップキャリアを基板にフリップチップ接続させる場合に
基板とチップキャリアの間を樹脂封止する際に封止樹脂
が広がる範囲を縮小するという利点がある。FIG. 3 is a sectional view of the third embodiment of the present invention.
A thin chip carrier of the semiconductor chip size in which the tape frame 2a outside the chip electrode pad 1a of the first embodiment is smaller than the size of the semiconductor chip 1 and the leads 3 and the like are cut near the ends of the tape frame 2a is shown. There is. This figure is a diagram showing the difference in the shape of the tape frame 2a and is simplified. Although not shown in FIG. 3, when the tape carrier 2 is provided with the central opening 5 and the sealing resin 6 is poured through the central opening 5, the tape frame 2a outside the electrode pad 1a on the semiconductor chip 1 is Tape carrier 2
It also serves to prevent the sealing resin 6 poured from the central opening 5 from flowing out of the semiconductor chip 1. In addition, when the tape frame 2a is smaller than the semiconductor chip size, there is an advantage that a range in which the sealing resin spreads when the chip carrier is flip-chip connected to the substrate and the resin is sealed between the substrate and the chip carrier is reduced. is there.
【００２９】図４は本発明の第４の実施例の断面図で、
実施例１のテープフレーム２ａの内側付近のリードを切
断した半導体チップサイズの薄型チップキャリアの簡略
図である。チップキャリアを実装基板にフリップチッフ
接続させる前に実装基板とチップキャリアの間を樹脂封
止する際に、半導体チップ１の底の間隔が大きいため実
施例３よりもさらに樹脂封止が行いやすく、封止樹脂の
広がる範囲を縮小するという効果がある。FIG. 4 is a sectional view of the fourth embodiment of the present invention.
FIG. 3 is a simplified diagram of a semiconductor chip size thin chip carrier in which leads near the inside of the tape frame 2a of Example 1 are cut. When the resin is sealed between the mounting substrate and the chip carrier before the chip carrier is flip-chiff connected to the mounting substrate, the gap between the bottoms of the semiconductor chips 1 is larger, so that the resin sealing is easier than in the third embodiment. This has the effect of reducing the range in which the stop resin spreads.
【００３０】図５は本発明の第５の実施例の断面図で、
実施例１のテープフレーム２ａが半導体チップサイズよ
りも大きく、且つそのテープフレーム２ａの端部付近で
リード３等を切断した、又はテープフレーム２ａのさら
に外側にリード３がテープキャリア２上に固定され切断
端を形成するように切断した半導体チップサイズの薄型
チップキャリアである。これにより、チップ電極パッド
１ａより外側の延長リード上にバンプを形成する際バン
プを複数列に形成することも可能となる。FIG. 5 is a sectional view of the fifth embodiment of the present invention.
The tape frame 2a of the first embodiment is larger than the semiconductor chip size, and the leads 3 and the like are cut near the ends of the tape frame 2a, or the leads 3 are fixed on the tape carrier 2 further outside the tape frame 2a. It is a thin chip carrier of a semiconductor chip size cut so as to form a cut end. As a result, it becomes possible to form the bumps in a plurality of rows when forming the bumps on the extension leads outside the chip electrode pads 1a.
【００３１】図６は本発明の第６の実施例の断面図で、
実施例１〜３および５で示すチップキャリアにおいて半
導体チップ１の電極パッド１ａの外側のテープキャリア
２上のリードに突起金属バンプ４ｂを形成している薄型
チップキャリアである。このようにして電極パッド１ａ
の内側と外側の双方にバンプを設けることで、接続ピン
の数の更なる増加が可能となる。また外側のバンプをチ
ェックピンとしても利用できる。FIG. 6 is a sectional view of a sixth embodiment of the present invention.
It is a thin chip carrier in which protruding metal bumps 4b are formed on the leads on the tape carrier 2 outside the electrode pads 1a of the semiconductor chip 1 in the chip carriers shown in Examples 1 to 3 and 5. In this way, the electrode pad 1a
By providing bumps on both the inside and outside, the number of connecting pins can be further increased. The outer bump can also be used as a check pin.
【００３２】図７は本発明の第７の実施例の断面図で、
テープキャリア２の中央開口部５の近傍のバンプ４ａの
形成部の近傍、またはチップ１の電極パッド１ａの外側
付近のテープキヤリア２のチップ１の側の面に、電極パ
ッド１ａと同じ高さ、もしくは封止樹脂６の流し込める
高さ（例えば５０μｍ）を有するスペーサ８を設け、テ
ープキャリア２は、このスペーサ８上に設けられた薄型
チップキャリアの簡略図である。スペーサ８によりテー
プキャリア２の平坦度を向上し、バンプの高さが均一に
なるのを容易にし、精度の良い接続を行うことを可能に
する。FIG. 7 is a sectional view of a seventh embodiment of the present invention.
At the same height as the electrode pad 1a on the surface of the tape carrier 2 near the chip 1 near the formation portion of the bump 4a near the central opening 5 of the tape carrier 2 or near the outside of the electrode pad 1a of the chip 1, Alternatively, a spacer 8 having a height (for example, 50 μm) into which the sealing resin 6 can be poured is provided, and the tape carrier 2 is a simplified diagram of a thin chip carrier provided on the spacer 8. The spacer 8 improves the flatness of the tape carrier 2, facilitates uniform bump heights, and enables accurate connection.
【００３３】図８は本発明の第８の実施例の断面図で、
リード３を電極パッド１ａに接続するための中間位置開
口部２ｂの周辺部のテープキャリア２が、半導体チップ
１の電極パット１ａ上に載るよう設けられる。これによ
り、テープキャリア２の高さの制御を行う。FIG. 8 is a sectional view of the eighth embodiment of the present invention.
The tape carrier 2 around the intermediate position opening 2b for connecting the lead 3 to the electrode pad 1a is provided so as to be mounted on the electrode pad 1a of the semiconductor chip 1. Thereby, the height of the tape carrier 2 is controlled.
【００３４】[0034]
【発明の効果】以上説明したように本発明は、チップサ
イズにテープキャリアを切って実装基板との接続をバン
プ接続にすることにより、ＴＡＢテープよりも実装面積
を小さくできる。封止した後にＥＴ（Ｅｌｅｃｔｒｉｃ
ａｌ Ｔｅｓｔ）／ＢＴ（Ｂａｒｎ ｉｎ Ｔｅｓｔ）
等のテストを行ってから実装できるため、生産性の向上
につながる。バンプをリード上にランダムに配列するこ
とにより、パッドの間隔、パッドのサイズ、及びバンプ
の高さを大きくとることができ、精度の良い接続と接続
ピンの数の増加を可能にする。As described above, according to the present invention, the mounting area can be made smaller than that of the TAB tape by cutting the tape carrier into a chip size and connecting the mounting substrate by bumps. After sealing, ET (Electric
al Test) / BT (Barn in Test)
Since it can be mounted after testing such as, it leads to improvement of productivity. By randomly arranging the bumps on the leads, it is possible to increase the pad spacing, the pad size, and the bump height, which enables accurate connection and an increase in the number of connection pins.
【図１】本発明の第一の実施例のチップキャリア半導体
装置の断面図である。FIG. 1 is a sectional view of a chip carrier semiconductor device according to a first embodiment of the present invention.
【図２】本発明の第二の実施例のチップキャリア半導体
装置の断面図である。FIG. 2 is a sectional view of a chip carrier semiconductor device according to a second embodiment of the present invention.
【図３】本発明の第三の実施例のチップキャリア半導体
装置の断面図である。FIG. 3 is a sectional view of a chip carrier semiconductor device according to a third embodiment of the present invention.
【図４】本発明の第四の実施例のチップキャリア半導体
装置の断面図である。FIG. 4 is a sectional view of a chip carrier semiconductor device according to a fourth embodiment of the present invention.
【図５】本発明の第五の実施例のチップキャリア半導体
装置の断面図である。FIG. 5 is a sectional view of a chip carrier semiconductor device according to a fifth embodiment of the present invention.
【図６】本発明の第六の実施例のチップキャリア半導体
装置の断面図である。FIG. 6 is a sectional view of a chip carrier semiconductor device according to a sixth embodiment of the present invention.
【図７】本発明の第七の実施例のチップキャリア半導体
装置の断面図である。FIG. 7 is a sectional view of a chip carrier semiconductor device according to a seventh embodiment of the present invention.
【図８】本発明の第八の実施例のチップキャリア半導体
装置の断面図である。FIG. 8 is a sectional view of a chip carrier semiconductor device according to an eighth embodiment of the present invention.
【図９】本発明のチップキャリア半導体装置の平面図で
ある。FIG. 9 is a plan view of the chip carrier semiconductor device of the present invention.
１ 半導体チップ １ａ 電極パッド ２ テープキャリア ２ａ テープフレーム ３ リード ４ａ，４ｂ バンプ ５ テープキャリア中央開口部 ６ 封止樹脂 ７ テスト用パッド ８ スペーサ 1 Semiconductor Chip 1a Electrode Pad 2 Tape Carrier 2a Tape Frame 3 Leads 4a, 4b Bump 5 Tape Carrier Central Opening 6 Sealing Resin 7 Test Pad 8 Spacer
Claims (25)
れた表面を有する半導体チップと、半導体チップ上に重
ねられたテープキャリアと、テープキャリア上に直接設
けられて半導体チップの上に配置される複数のリードと
からなるチップキャリア半導体装置アッセンブリであっ
て、各リードは少なくとも一つのバンプが設けられた内
側端部を有し、且つバンプは前記電極パッドの内側の領
域上に位置し、半導体チップがバンプを介して実装基板
に接続されるチップキャリア半導体装置アッセンブリに
おいて、 前記テープキャリアは、半導体チップエリアと実質的に
同一サイズのリード保持用テープフレーム部を有し、テ
ープキャリアはこのフレームに沿って切断されることを
特徴とするチップキャリア半導体装置アッセンブリ。 1. A mounting substrate, a semiconductor chip having a surface provided with a plurality of electrode pads, a tape carrier stacked on the semiconductor chip, and provided directly on the tape carrier and arranged on the semiconductor chip. A chip carrier semiconductor device assembly comprising a plurality of leads, wherein each lead has an inner end portion provided with at least one bump, and the bump is located on a region inside the electrode pad. For chip carrier semiconductor device assembly in which the chip is connected to the mounting board via bumps
The tape carrier is substantially the same as the semiconductor chip area.
It has a tape frame part for holding leads of the same size,
The rope carrier is cut along this frame.
Characteristic chip carrier semiconductor device assembly.
湾曲部を介してリードが半導体チップ上の電極パッドと
接触する請求項１記載のチップキャリア半導体装置アッ
センブリ。2. The chip carrier semiconductor device assembly according to claim 1, wherein each of the leads has a curved portion, and the lead contacts the electrode pad on the semiconductor chip via the curved portion.
重ねることによりテープキャリアと半導体チップとによ
り画定される空間を形成し、封止樹脂を前記複数の開口
部の一つを介して前記空間に導入することにより半導体
チップの表面を封止する請求項２記載のチップキャリア
半導体装置アッセンブリ。3. A space defined by the tape carrier and the semiconductor chip is formed by stacking the tape carrier on a semiconductor chip, and a sealing resin is introduced into the space through one of the plurality of openings. The chip carrier semiconductor device assembly according to claim 2, wherein the surface of the semiconductor chip is sealed by carrying out.
れた電極パッドの内側のリード部分に複数ランダム状に
設けられる請求項１記載のチップキャリア半導体装置ア
ッセンブリ。4. The chip carrier semiconductor device assembly according to claim 1, wherein a plurality of the bumps are randomly provided on lead portions inside electrode pads provided on the semiconductor chip.
端部の近傍に位置するフレームを有する請求項１記載の
チップキャリア半導体装置アッセンブリ。Wherein said tape carrier, the chip carrier semiconductor device assembly according to claim 1, in which have a frame located near the edge of the semiconductor chip.
に設けられたスペーサの上に設けられる請求項１記載の
チップキャリア半導体装置アッセンブリ。6. The chip carrier semiconductor device assembly according to claim 1, wherein the tape carrier is provided on a spacer provided on a semiconductor chip.
を有する請求項６記載のチップキャリア半導体装置アッ
センブリ。7. The chip carrier semiconductor device assembly according to claim 6 , wherein the spacer has the same height as the electrode pad.
に設けられた電極パッドの上に設けられる請求項１記載
のチップキャリア半導体装置アッセンブリ。8. The chip carrier semiconductor device assembly according to claim 1, wherein the tape carrier is provided on an electrode pad provided on a semiconductor chip.
プの外側に延在する周辺部を有する請求項１記載のチッ
プキャリア半導体装置アッセンブリ。9. The chip carrier semiconductor device assembly according to claim 1, wherein the cut tape carrier has a peripheral portion extending to the outside of the semiconductor chip.
部上に延在する請求項９記載のチップキャリア半導体装
置アッセンブリ。10. The chip carrier semiconductor device assembly according to claim 9 , wherein the lead extends on a peripheral portion of the tape carrier.
くとも一つのバンプを設けられることにより、バンプが
半導体チップ上に設けられた電極パッドの内側と外側の
双方に設けられる請求項１０記載のチップキャリア半導
体装置アッセンブリ。11. The bump according to claim 10 , wherein the bump is provided both inside and outside the electrode pad provided on the semiconductor chip by additionally providing at least one bump on an outer end portion of the lead. Chip carrier semiconductor device assembly.
中心位置に中心開口部を有することで、前記封止樹脂が
この中心開口部を介してテープキャリアと半導体チップ
とにより画定される空間に導入され、半導体チップが封
止される請求項１記載のチップキャリア半導体装置アッ
センブリ。12. The tape carrier has a central opening at a central position of a semiconductor chip, so that the sealing resin is introduced into a space defined by the tape carrier and the semiconductor chip through the central opening. The chip carrier semiconductor device assembly according to claim 1, wherein the semiconductor chip is sealed.
有する半導体チップと、半導体チップ上に重ねられたテ
ープキャリアと、テープキャリア上に直接設けられて半
導体チップの上に配置される複数のリードとからなるチ
ップキャリア半導体装置であって、各リードは少なくと
も一つのバンプが設けられた内側端部を有し、且つバン
プは前記電極パッドの内側の領域上に位置するチップキ
ャリア半導体装置において、 前記テープキャリアは、半導体チップエリアと実質的に
同一サイズのリード保持用テープフレーム部を有し、テ
ープキャリアはこのフレームに沿って切断されることを
特徴とするチップキャリア半導体装置。 13. A semiconductor chip having a surface provided with a plurality of electrode pads, a tape carrier stacked on the semiconductor chip, and a plurality of leads provided directly on the tape carrier and arranged on the semiconductor chip. a chip carrier semiconductor device comprising a, each lead has an inner end at least one bump is provided, and the bumps in the chip carrier semiconductor device positioned on the inner region of the electrode pad, wherein The tape carrier is essentially the semiconductor chip area
It has a tape frame part for holding leads of the same size,
The rope carrier is cut along this frame.
Characteristic chip carrier semiconductor device.
の湾曲部を介してリードが半導体チップ上の電極パッド
と接触する請求項１３記載のチップキャリア半導体装
置。14. The chip carrier semiconductor device according to claim 13, wherein each of the leads has a curved portion, and the lead contacts the electrode pad on the semiconductor chip through the curved portion.
に重ねることによりテープキャリアと半導体チップとに
より画定される空間を形成し、封止樹脂を前記複数の開
口部の一つを介して前記空間に導入することにより半導
体チップの表面を封止する請求項１４記載のチップキャ
リア半導体装置。15. A space defined by the tape carrier and the semiconductor chip is formed by stacking the tape carrier on a semiconductor chip, and a sealing resin is introduced into the space through one of the plurality of openings. 15. The chip carrier semiconductor device according to claim 14 , wherein the surface of the semiconductor chip is sealed by doing so.
られた電極パッドの内側のリード部分に複数ランダム状
に設けられる請求項１３記載のチップキャリア半導体装
置。16. The chip carrier semiconductor device according to claim 13 , wherein a plurality of the bumps are randomly provided on lead portions inside the electrode pads provided on the semiconductor chip.
の端部の近傍に位置するフレームを有する請求項１３記
載のチップキャリア半導体装置。17. The tape carrier, the chip carrier semiconductor device according to claim 13 wherein the have a frame located near the edge of the semiconductor chip.
上に設けられたスペーサの上に設けられる請求項１３記
載のチップキャリア半導体装置。18. The chip carrier semiconductor device according to claim 13 , wherein the tape carrier is provided on a spacer provided on a semiconductor chip.
さを有する請求項１８記載のチップキャリア半導体装
置。19. The chip carrier semiconductor device according to claim 18 , wherein the spacer has the same height as the electrode pad.
上に設けられた電極パッドの上に設けられる請求項１３
記載のチップキャリア半導体装置。20. The tape carrier claims is provided on the electrode pads provided on the semiconductor chip 13
The chip carrier semiconductor device described.
ップの外側に延在する周辺部を有する請求項１３記載の
チップキャリア半導体装置。21. The chip carrier semiconductor device according to claim 13 , wherein the tape carrier after cutting has a peripheral portion extending to the outside of the semiconductor chip.
部上に延在する請求項２１記載のチップキャリア半導体
装置。22. The chip carrier semiconductor device according to claim 21 , wherein the lead extends on a peripheral portion of the tape carrier.
くとも一つのバンプを設けられることにより、バンプが
半導体チップ上に設けられた電極パッドの内側と外側の
双方に設けられる請求項２２記載のチップキャリア半導
体装置。23. By being provided with at least one bump additionally the outer end of the lead, bump electrode pads provided on a semiconductor chip inside and outside both to the claim 22, wherein provided in Chip carrier semiconductor device.
中心位置に中心開口部を有することで、前記封止樹脂が
この中心開口部を介してテープキャリアと半導体チップ
とにより画定される空間に導入され、半導体チップが封
止される請求項１３記載のチップキャリア半導体装置。24. The tape carrier has a central opening at a central position of a semiconductor chip, so that the sealing resin is introduced into a space defined by the tape carrier and the semiconductor chip through the central opening, The chip carrier semiconductor device according to claim 13, wherein the semiconductor chip is sealed.
ける工程と、テープキャリアに複数の開口部と、各々の
リードが少なくとも一つのバンプが設けられた内側端部
と湾曲部とを有する複数のリードとを設ける工程と、前
記複数の開口部の一部を介して、前記リードの湾曲部が
前記電極パッドと接触するようにテープキャリアを半導
体チップ上に重ねることによりテープキャリアと半導体
チップとにより画定される空間を形成する工程と、封止
樹脂を前記複数の開口部の一つを介して前記空間に導入
することにより半導体チップの表面を封止する工程と、
テストプローブを使用して半導体チップの電気的性能の
試験を行った後、テープキャリアを切断して半導体チッ
プをテープキャリアから切り離す工程と、半導体チップ
を前記バンプを介して実装基板に接続する工程とからな
るチップキャリア半導体装置アッセンブリの製造方法に
おいて、 半導体チップエリアと同一サイズのリード保持用テープ
キャリア部を有し、このテープフレームに沿ってテープ
キャリアを切断することにより半導体装置の大きさを半
導体チップと同一サイズにする工程をもつチップキャリ
ア半導体装置アッセンブリの製造方法。 25. A process for providing a plurality of electrode pads on a semiconductor chip, a plurality of leads having a plurality of openings in the tape carrier, and a bending portion respective lead at least one bump inner end portion provided And a tape carrier and the semiconductor chip are defined by stacking the tape carrier on the semiconductor chip so that the curved portion of the lead contacts the electrode pad through a part of the plurality of openings. And a step of sealing the surface of the semiconductor chip by introducing a sealing resin into the space through one of the plurality of openings,
After performing a test of the electrical performance of the semiconductor chip using the test probe, a step of cutting the tape carrier to separate the semiconductor chip from the tape carrier, and a step of connecting the semiconductor chip to the mounting substrate via the bump. the manufacturing method of the chip carrier semiconductor device assembly comprising a
In addition, the lead holding tape of the same size as the semiconductor chip area
It has a carrier part and the tape runs along this tape frame.
Cut the size of the semiconductor device by half by cutting the carrier.
Chip carrier with a process to make it the same size as the conductor chip
A method of manufacturing a semiconductor device assembly.
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