KR980011851A - 홀 비아(Hole Via)를 이용한 다층 금속 배선의 금속층간 접속 구조 및 본딩 패드 - Google Patents

Abstract

본 발명은 반도체 집적회로의 다층 금속 배선 구조에 있어서의 각 금속 배선층 간의 접속 구조 및 본딩 패드에 관한 것으로서, 종래의 금속층간 접속 방식이 적층형 비아(Stack Via) 구조를 채택함으로써 층간 절연막이 에칭될 때 금속 배선층의 모서리 부위가 손상을 입으며, 금속 배선층이 적층될수록 본딩 패드의 면적에 비하여 필요한 금속층 및 비아의 면적이 증가하는 문제점들을 해결하기 위하여, 복수개의 다층 금속 배선층 사이에 형성된 층간 절연막(IMD)을 선택적으로 에칭하여 복수개의 홀 비아(Hole Via)를 형성함으로써 스텝 커버리지(Step Coverage)를 해결할 뿐만 아니라 본딩 패드를 형성하는 금속층 및 비아의 면적을 감소시키고 반도체 집적회로 내에서 차지하는 면적도 줄일 수 있는 효과가 있다.

Description

홀 비아(Hole Via)를 이용한 다층 금속 배선의 금속층간 접속 구조 및 본딩 패드

본 발명은 홀 비아(Hole Via)를 이용한 다층 금속 배선의 금속층간 접속 구조 및 본딩 패드에 관한 것으로서, 더욱 상세하게는 적층형 비아(Stack Via)를 이용한 다층 금속 배선의 금속층간 접속 구조를 홀 비아를 이용한 구조로 변경함으로써 본딩패드의 형성에 필요한 면적을 감소시키고 스텝 커버리지(Step Coverage)의 문제점을 개선한 다층 금속 배선의 층간 접속 구조 및 본딩 패드에 관한 것이다.

반도체의 다기능화, 고정밀화, 고집적화 추세에 따라 반도체 집적회로의 설계 및 제조에 있어서 다층 금속 배선(Multilevel Metallization)이 요구되고 있다. 특히, 서브마이크로(Submicro)급 공정에서 고집적을 목적으로 한 칩 크기의 축소화에 맞추어 다층 금속 배선의 필요성이 증대되고 있다. 또한 여러 금속 배선층 및 각 급속 배선층 사이의 층간 절연막(Inter Metalic Dielectric : 이하 'IMD'라 한다)들이 형성되는 과정에서도 그 바탕면의 굴곡을 평탄화(Planarization) 하는 과정이 필요하다.

이하, 도면을 참조하여 종래의 다층 금속 배선의 금속층간 접속 구조 및 본딩 패드에 대하여 설명하고자 한다.

제1도는 종래 기술의 실시예에 따른 적층형 비아를 이용한 다층 금속 배선의 금속층간 접속 구조 및 본딩 패드를 나타내는 평면도이다.

제2도는 제1도의 2-2 선을 따라 절단한 단면도이다.

제1도와 제2도를 참조하면, 다층 금속 배선 구조에서 종래의 금속층간 접속 방식은 적층형(Stack) 비아 구조로서, 하부층이 전면 개방된 구조이다. 즉 복수개의 금속 배선층(11, 12, 13) 사이에 층간 절연막(14, 15 : IMD)이 형성되고, 상기 층간 절연막(14, 15)이 전면 에칭되어 적층형 비아(16, 17)가 형성되는 것이다. 이와 같은 구조는 상기 비아(16, 17)가 적층형 비아 구조이므로, 상기 층간 절연막(14, 15)이 에칭될 때 상기 금속 배선층(11, 12, 13)의 모서리 부위가 손상을 입는 문제점이 발생된다. 또한 상기 금속 배선층(11, 12, 13)이 적층될수록 그 비아(16, 17) 영역의 면적이 줄어들기 때문에 본딩 패드(18)의 면적에 비하여 필요한 금속층 및 비아의 면적이 상대적으로 증가하고, 그에 따라 반도체 집적회로 내에서 차지하는 면적도 증가하는 문제점이 발생한다.

좀 더 자세히 설명하자면, 먼저 제1금속 배선층(11)이 반도체 소자들이 형성된 영역(도시되지 않음) 위에 증착되고, 그 위에 제1층간 절연막(14)이 증착된다. 상기 제1 층간 절연막(14)이 포토 마스킹(Photo Masking) 방법으로 에칭되어 제1적층형 비아(16)가 형성되고 나면, 이어서 제2금속 배선층(12)이 증착된다. 마찬가지 방법으로 제2층간 절연막(15)이 증착 후 에칭되어 제2적층형 비아(17)가 형성된다. 그리고 그 위에 제3금속 배선층(13)이 적층된다. 이 때 제2적층형 비아(17) 내부에 적층된 제3금속 배선층(13)은 본딩 패드(18)의 영역이 된다. 따라서 상기 본딩 패드의 폭(w3)은 제2적층형 비아의 폭(w2)보다 작으며, 제2적층형 비아의 폭(w2)은 제1적층형 비아(w1)보다 작다. 즉, 소정의 본딩 패드(18)의 영역을 확보하기 위하여 그보다 더 넓은 금속 배선층의 영역을 필요로 한다.

따라서 본 발명의 목적은 반도체 집적회로의 다층 금속 배선 구조에서, 본딩 패드 영역을 패키지 조립 공정에서 필요한 최소한의 면적으로 감소시키고, 비아 영역의 모서리 부위에 가해지는 손상을 방지하여 스텝 커버리지(Step Coverage)의 문제를 개선한 다층 금속 배선의 금속층간 접속 구조 및 본딩 패드를 제공하는데 있다.

제1도는 종래 기술에 따른 적층형 비아를 이용한 다층 금속 배선의 금속층간 접속구조 및 본딩 패드를 나타내는 평면도.

제2도는 제1도의 2-2 선을 따라 절단한 단면도.

제3도는 본 발명의 실시예에 따른 홀 비아를 이용한 다층 금속 배선의 금속층간 접속 구조 및 본딩 패드를 나타내는 평면도.

제4도는 제3도의 4-4 선을 따라 절단한 단면도.

* 도면의 주요 부분에 대한 부호의 설명

11, 12, 13, 21, 22, 23 : 금속 배선층 14, 15, 24, 25 : 층간 절연막(IMD)

16, 17 : 적층형 비아(Stack Via) 26, 27 : 홀 비아(Hole Via)

18, 28 : 본딩 패드(Bonding Pad)

상기 목적을 달성하기 위하여, 반도체 기판 상에 형성된 복수개의 반도체 소자들과 : 그 소자들은 서로 전기적으로 연결하는 복수개의 다층 금속 배선층과 : 상기 복수개의 다층 금속 배선층 사이에 형성된 층간 절연막(IMD)과 : 상기 다층 금속 배선층 중에서 외부 기판과의 전기적 접속 경로인 본딩 패드 : 를 포함하는 반도체 집적회로에 있어서, 상기 복수개의 다층 금속 배선층 사이에 형성된 층간 절연막(IMD)이 선택적으로 에칭되어 복수개의 홀 비아(Hole Via)를 형성하며, 상기 금속 배선층이 그 홀 비아를 통하여 상호간에 접속되는 것을 특징으로 하는 다층 금속 배선의 금속층간 접속 구조 및 본딩 패드를 제공한다.

이하, 첨부 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다.

제3도에는 본 발명의 실시예에 따른 홀 비아를 이용한 다층 금속 배선의 금속층간 접속 구조 및 본딩 패드를 나타내는 평면도이다.

제4도는 제3도의 4-4 선을 따라 절단한 단면도이다.

제3도와 제4도를 참조하면, 본 발명의 다층 금속 배선의 금속층간 접속 방식은 종래의 하부층을 전면 개방한 적층형 비아 구조가 아니라, 복수개의 홀 비아(26, 27 ; Hole Via)를 이용한 접속 구조이다. 즉, 복수개의 금속 배선층(21, 22, 23) 사이에 층간 절연막(24, 25)이 형성되고, 상기 절연막(24, 25)이 선택적으로 에칭되어 복수개의 홀 비아(26, 27)가 형성되는 것이다. 상기 홀 비아(26, 27)는 상부층의 홀 비아가 하부층의 홀 비아보다 바깥쪽에 형성됨으로써 적층 구조를 피할 수 있다. 따라서 이와 같은 구조는 상기 층간 절연막(24, 25)이 에칭될 때 상기 금속 배선층(21, 22, 23)의 모서리 부위가 손상을 입는 문제점을 방지할 수 있다. 또한 금속 배선층(21, 22, 23)이 적층될 때 본딩 패드(18)의 면적에 비하여 필요한 금속 층 및 비아의 면적이 상대적으로 감소하고, 그에 따라 반도체 집적회로 내에서 차지하는 면적도 감소한다.

좀 더 자세히 설명하자면, 먼저 제1금속 배선층(21)이 반도체 소자들이 형성된 영역(도시되지 않음) 위에 증착되고, 그 위에 층간 절연막(24)이 증착된다. 상기 제1층간 절연막(24)이 포토 마스킹 방법으로 선택적으로 에칭되어 제1홀 비아(26)이 형성되고 나면, 이어서 제2금속 배선층이 증착된다. 마찬가지 방법으로 제2층간 절연막(25)이 증착 후 에칭되어 제2홀 비아(27)가 형성된다. 그리고 그 위에 제3금속 배선층(23)이 적층된다. 이 때 제2홀 비아가(27) 간의 제3금속 배선층(23)은 본딩 패드(28)의 영역이 된다. 따라서 상기 본딩 패드의 폭(w5)은 제2홀 비아 간의 폭(w5)과 같으며, 제2홀 비아 간의 폭(w5)은 제1홀 비아 간의 폭(w 4)보다 크다. 즉 소정의 본딩 패드(28)의 영역을 확보하기 위하여 필요한 금속 배선층의 영역은 상기 본딩 패드(28)의 영역보다 적다.

여기에서 상기 제1금속 배선층 아래 부분에 형성된 반도체 소자들은 여러 종류의 트랜지스터 및 커패시터 등의 다양한 구조를 포함하며, 통상적으로 이해되는 부분이므로 도면에의 도시 및 상세한 설명은 생략한다. 또한 상기 금속 배선층(21, 22, 23) 및 층간 절연막(24, 25)의 재질 및 성질도 통상적으로 알려져 있는 것이므로 자세한 언급은 생략한다.

이상 살펴 본 바와 같이 발명에 의한 구조에 따르면, 반도체 집적회로의 다층 금속 배선 구조에서 각 금속 배선층 간의 접속을 복수개의 홀 비아를 통하여 구현함으로써, 본딩 패드 영역 및 그에 필요한 금속 배선층의 영역이 패키지 저립 공정에서 필요한 최소한의 면적으로 감소되고, 비아 영역의 모서리 부위에 가해지는 손상이 방지되어 스텝 커버리지의 문제가 해결될 수 있다는 이점(利點)이 있다.

Claims (6)

1. 반도체 기판 상에 형성된 복수개의 반도체 소자들과; 그 소자들을 서로 전기적으로 연결하는 복수개의 다층 금속 배선층과; 상기 복수개의 다층 금속 배선층 사이에 형성된 층간 절연막(IMD)과; 상기 다층 금속 배선층 중에서 외부 기판과의 전기적 접속 경로인 본딩 패드; 를 포함하는 반도체 집적회로에 있어서, 상기 복수개의 다층 금속 배선층 사이에 형성된 절연막(IMD)이 선택적으로 에칭되어 복수개의 홀 비아(Hole Via)를 형성하며, 상기 금속 배선층이 그 홀 비아를 통하여 상호간에 접속되는 것을 특징으로 하는 다층 금속 배선의 접속 구조 및 본딩 패드.
2. 제1항에 있어서, 상기 다층 금속 배선층은 제1, 제2, 제3 금속 배선층으로 이루어지는 것을 특징으로 하는 다층 금속 배선의 금속층간 접속 구조 및 본딩 패드.
3. 제2항에 있어서, 상기 제1, 제2 배선층 사이에 제1층간 절연막이 형성되며, 상기 제2, 제3 금속 배선층 사이에 제2층간 절연막이 형성되는 것을 특징으로 하는 다층 금속 배선의 금속층간 접속 구조 및 본딩 패드.
4. 제3항에 있어서, 상기 제1층간 절연막에 복수개의 제1 홀 비아가 형성되어, 제 1, 제 2 금속 배선층이 접속되며, 상기 제 2층간 절연막에 복수개의 제2 홀 비아가 형성되어 제2, 제3 금속 배선층이 접속되는 것을 특징으로 하는 다층 금속 배선의 금속층간 접속 구조 및 본딩 패드.
5. 제4항에 있어서, 상기 제 2 홀 비아가 상기 제 1 홀 비아의 바깥쪽으로 형성되는 것을 특징으로 하는 다층 금속 배선의 금속층간 접속 구조 및 본딩 패드.
6. 제4항에 있어서, 상기 제 2 홀 비아가 상기 제 1 홀 비아의 안쪽으로 형성되는 것을 특징으로 하는 다층 금속 배선의 금속층간 접속 구조 및 본딩 패드.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임