KR980006907A

KR980006907A - 병렬 곱셈기

Info

Publication number: KR980006907A
Application number: KR1019960026539A
Authority: KR
Inventors: 김일곤
Original assignee: 김주용; 현대전자산업 주식회사
Priority date: 1996-06-29
Filing date: 1996-06-29
Publication date: 1998-03-30
Also published as: KR100223752B1

Abstract

본 발명은 패스 트랜지스터 멀티플렉서로 구성된 데이타 압축기를 이용하여 비트 프로세싱된 데이타를 압축한후 가산하여 곱셈 결과을 얻은 데이타 압축기를 이용한 병렬 곱셈기에 관한 것으로, m비트의 승수를 2비트씩 스캔하여 n비트의 피승수와 각각 연산을 수행시키는 비트 프리 프로세싱부(13), 상기 비트 프리 프로세싱부(13)로 부터 출력되는 데이타를 압축시키는 데이타 압축기(14) 및 상기 데이타 압축기(14)의 출력을 합산하여 최종 곱셈값(PS)을 출력하는 가산기(15)로 구성된다. 따라서 본 발명은 승수를 2비트씩 스캔하여 피승수와 연산하므로 동시 연산 처리가 가능하고 연산된 데이타를 압축하여 가산하므로 가산기의 수를 줄일 수 있으며 가산기의 감소로 인해 연산 처리 속도가 향상되고 설계 면적이 줄어드는 효과가 있다.

Description

병렬 곱셈기

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제2도는 본 발명에 의한 병렬곱셈기의 구성도.

Claims

m비트의 승수를 2비트씩 스캔하여 n비트의 피승수와 각각 연산을 수행시키는 비트 프리 프로세싱부(13), 상기 프리 프로세싱부(3)로 부터 출력되는 데이타를 압축시키는 데이타 압축기(14), 및 상기 데이타 압축기(14)의 출력을 합산하여 최종 곱셈값(PS)을 출력하는 가산기(15)로 구성됨을 특징으로 하는 병렬 곱셈기.
제1항에 있어서, 상기 n 비트의 피승수를 저장하여 상기 비트 프리 프로세싱부(13)로 출력하는 제1 레지스터(11), 및 상기 비트 프리 프로세싱부(13)의 스캔을 위해 m비트의 승수를 저장하는 제2 레지스터(12)를 포함하여 구성됨을 특징으로 하는 병렬 곱셈기.
제2항에 있어서, 상기 비트 프리 프로세싱부(13)는 상기 스캔된 2비트의 승수 중 첫번째 비트(b0)와 상기 n 비트의 피승수 중 최하위 비트(a0)를 논리곱하여 상기 데이타 압축기(14)로 프로세싱 신호를(G0)를 출력하는 제1 앤드 게이트(21), 및 상기 스캔된 2비트의 승수와 상기 n비트의 피승수 중 최하위로 부터 1비트씩 상위 비트 방향으로 이동하면서 2비트씩을 입력으로 논리 연산을 수행하여 상기 데이타 압축기(14)로 다수위 비트 캐리 신호(Ci)와 다수의 프로세싱 신호(Gi)를 출력하는 다수위 논리 연산부(22, 23, 24, 25)로 구성됨을 특징으로 하는 병렬 곱셈기.
제3항에 있어서, 상기 논리 연산부는 상기 피승수의 비트수와 동일한 수로 이루어짐을 특징으로 하는 병렬 곱셈기.
제4항에 있어서, 상기 논리 연산부(22, 23, 24, 25)는 상기 스캔된 2비트의 승수중에서 두번재 비트(b1)와 상기 피승수의 2비트중에서 하위 1비트(ai-1)를 논리곱하는 제2 앤드 게이트(26), 상기 스캔된 2비트의 승수중에서 첫번재 비트(b0)와 상기 피승수의 2비트중에서 상위 1비트(ai)를 논리곱하는 제3 앤드 게이트(27), 상기 스캔된 2비트의 승수(b1b0)와 상기 피승수의 2비트(ai ai-1)를 논리곱하여 상기 데이타 압축기(14)로 비트 캐리 신호(Ci)를 출력하는 제4 앤드 게이트(28), 및 상기 제2 및 제3 앤드 게이트(26, 27)의 출력을 배타적 논리합하여 프로세싱 신호(Gi)를 출력하는 배타적 오아 게이트(29)로 구성됨을 특징으로 하는 병렬 곱셈기.
제3항에 있어서, 상기 데이타 압축기(14)는 상기 피승수의 비트수와 동일한 수로 이루어져 상기 제1 앤드 게이트(21)와 다수의 논리 연산부(22, 23, 24, 25)로 부터 출력되는 다수의 비트 캐리 신호(Ci)와 다수의 프로세싱 신호(Gi)를 입력으로 압축시키는 멀티플렉싱부로 구성됨을 특징으로 하는 병렬 곱셈기.
제6항에 있어서, 상기 멀티플레싱부는 상기 논리 연산부(22, 23, 24, 25)로부터 출력되는 제1 프로세싱 신호(G1)를 선택 신호로 하여 상기 제2 프로세싱 신호(G2)와 반전된 제2 프로세싱 신호(/G2) 중에서 하나를 선택하여 출력하는 제1 멀티플렉서(31), 상기 논리 연산부(22, 23, 24, 25)로부터 출력되는 제 3 프로세싱 신호(G3)를 선택 신호로 하여 상기 제4 프로세싱 신호(G4)와 반전된 제2 프로세싱 신호(/G4) 중에서 하나를 선택하여 출력하는 제2 멀티플렉서(32), 상기 제1 멀티플렉서(31)의 출력을 선택 신호로 하여 상기 제2 멀티플렉서(32)의 출력과 반전 출력 중에서 하나를 선택하여 출력하는 제3 멀티플렉서(33), 상기 제 1 멀티플렉서(31)의 출력을 선택 신호로 하여 상기 논리 연산부(22, 23, 24, 25)로 부터 출력되는 제1 및 제3 프로세싱 신호(G1, G3) 중에서 하나를 선택하여 다음단의 멀티플렉싱부로 출력하는 제4 멀티플레서(34), 상기 제3 멀티플렉서(33)의 출력을 선택 신호로 하여 상기 논리 연산부(22, 23, 24, 25)로 부터 출력되는 제4 프로세싱 신호(G4)와 전단의 멀티플렉싱부로 부터 출력되는 신호(C0) 및 상기 논리 연산부(22, 23, 24, 25)로 부터 출력되는 비트 캐리 신호(Ci) 중에서 하나를 선택하여 2단 후단의 멀티플렉싱부와 가산기(15)로 캐리 신호(C)로 출력하는 제5 멀티플렉서(35), 및 상기 제3 멀티플렉서(33)의 출력을 선택 신호로 하여 상기 전단의 제4 멀티플렉서(34)로 부터 출력되는 신호(C0)와 반전된 신호(/C0) 중에서 하나를 선택하여 가산 신호(S)로 상기 가산기(25)로 출력하는 제6 멀티플렉서(36)로 구성됨을 특징으로 하는 병렬 곱셈기.
제7항에 있어서, 상기 제1, 제2, 제3, 및 제6 멀티플렉서(31, 32, 33, 36)는 입력 신호(D0)를 소오스 입력으로 하고 선택 신호(S)를 게이트 입력으로 하고 출력단(OUT)에 드레인 연결된 제1 PMOS 트랜지스터(M1), 상기 입력 신호(D0)를 드레인 입력으로 하고 상기 반전된 선택 신호(/S)를 게이트 입력으로 하고 상기 출력단(OUT)에 소오스가 연결된 제1 NMOS 트랜지스터(M2), 상기 반전된 입력 신호(/D0)를 소오스 입력으로 하고 상기 선택 신호(S)를 게이트 입력으로 하고 반전 출력단(/OUT)에 드레인이 연결된 제2 PMOS 트랜지스터(M5), 및 상기 반전된 입력 신호(/D0)를 드레인 입력으로 하고 상기 반전된 신호(/S)를 게이트 입력으로 하고 상기 반전된 출력단(/OUT)에 소오스가 연결된 제2 NMOS 트랜지스터(M6)로 구성됨을 특징으로 하는 병렬 곱셈기.
제7항에 있어서, 상기 제4 및 제5 멀티플레서(34, 35)는 제1 입력 신호(D0)를 소오스 입력으로 하고 선택 신호(S)를 게이트 입력으로 하고 출력단(OUT)에 드레인이 연결된 제1 PMOS 트랜지스터(M1), 상기 제1 입력 신호(D0)를 드레인 입력으로 하고 상기 반전된 선택 신호(/S)를 게이트 입력으로 하고 상기 출력단(OUT)에 소오스가 연결된 제1 NMOS 트랜지스터(M2), 제2 입력 신호(D1)를 드레인 입력으로 하고 상기 선택 신호(S)를 게이트 입력으로 하고 출력단(OUT)에 소오스가 연결된 제2 NMOS 트랜지스터(M3), 상기 제2 입력 신호(D1)를 소오스 입력으로 하고 상기 반전된 선택 신호(/S)를 게이트 입력으로 하고 상기 출력단(OUT)에 드레인이 연결된 제2 PMOS 트랜지스터(M4), 상기 반전된 제1 입력 신호(/D0)를 소오스 입력으로 하고 상기 선택 신호(S)를 게이트 입력으로 하고 반전 출력단(/OUT)에 드레인이 연결된 제3 PMOS 트랜지스터(M5), 상기 반전된 제1 입력 신호(/D0)를 드레인 입력으로 하고 상기 반전된 선택 신호(/S)를 게이트 입력으로 하고 상기 반전 출력단(OUT)에 소오스가 연결된 제3 NMOS 트랜지스터(M6), 상기 반전된 제2 입력 신호(/D1)를 드레인 입력으로 하고 상기 선택 신호(S)를 게이트 입력으로 하고 반전 출력단(/OUT)에 소오스가 연결된 제4 NMOS 트랜지스터(M7), 및 상기 반전된 제2 입력 신호(/D1)를 소오스 입력으로 하고 상기 반전된 선택 신호(/S)를 게이트 입력으로 하고 상기 반전 출력단(/OUT)에 드레인이 연결된 제4 PMOS 트랜지스터(M8)로 구성됨을 특징으로 하는 병렬 곱셈기.

※참고사항 : 최초출원 내용에 의하여 공개하는 것임.