KR980004274A - Vertical Synchronization Signal Generation Circuit - Google Patents

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Abstract

본 발명은 커서기능이 추가된 RAMDAC에 관한 것으로서, 특히 CRT 콘트롤러로부터 인가되는 벨도의 포트를 통해 수직동기신호를 입력하지 않고, RAMDAC 내부에서 디스플레이 인에이블신호와 하소클럭을 이용하여 자체적으로 수직동기신호를 발생할 수 있는 수직동기신호 발생회로에 관한 것이다.The present invention relates to a RAMDAC to which a cursor function is added. In particular, the vertical synchronization signal is automatically inputted using a display enable signal and a calcined clock in the RAMDAC without inputting a vertical synchronization signal through a port of Beldo applied from a CRT controller. A vertical synchronous signal generating circuit capable of generating a signal.

본 발명의 수직동기신호 발생회로는 외부로부터 화소클럭신호에 의해 외부로부터 인가되는 디스플레이 인에이블신호를 일정시간동안 순차적으로 딜레이시켜 제1딜레이된 디스플레이 인에이블신호 내지 제3딜레이된 디스플레이이 인에이블신호를 딜레이부로부터 제1내지 제3딜레이된 디스플레이 인에이블신호를 입력하여 리세트신호를 발생하는 리세트신호 발생부와, 외부로부터 인가되는 화소클럭신호를 카운트하여 소정의 출력신호를 출력하고 상기 리세트신호 발생부의 리세트신호에 의해 리세트되는 화소클럭 카운팅부와, 화소클럭 카운팅부의 출력과, 디스플레이 인에이블신호 딜레이부로부터 제1 및 제3딜레이된 디스플레이 인에이블신호 그리고 화소클럭신호를 입력하고, 화소클럭 카운팅부가 화소클럭을 카운팅하여 소정값이 되면 그 다음 화소클럭신호가 인가될 때 수직동기신호를 발생하는 수직동기신호 발생부를 포함한다.The vertical synchronous signal generating circuit of the present invention sequentially delays the display enable signal applied from the outside by a pixel clock signal from the outside for a predetermined time, so that the first delayed display enable signal to the third delayed display receive the enable signal. A reset signal generator for inputting the first to third delayed display enable signals from the delay unit to generate a reset signal, and counting pixel clock signals applied from the outside to output a predetermined output signal, and reset the reset signal generator; A pixel clock counting unit reset by the reset signal of the signal generating unit, an output of the pixel clock counting unit, a display enable signal and a pixel clock signal that are first and third delayed from the display enable signal delay unit; If the pixel clock counting unit counts the pixel clock and reaches a predetermined value, When the pixel clock signal is applied and including a vertical synchronizing signal generator for generating a vertical synchronization signal.

Description

수직동기신호 발생회로Vertical Synchronization Signal Generation Circuit

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음Since this is an open matter, no full text was included.

제2도는 본 발명의 실시예에 따른 수직동기신호 발생회로의 블록도.2 is a block diagram of a vertical synchronization signal generating circuit according to an embodiment of the present invention.

제3도는 제2도에 도시된 본 발명의 수직동기신호 발생회로에 있어서, 디스플레이 인에이블부의 상세도.3 is a detailed view of a display enable unit in the vertical synchronous signal generating circuit of the present invention shown in FIG.

제4도는 제2도에 도시된 본 발명의 수직동기신호 발생회로에 있어서, 리세트신호 발생부의 상세도.4 is a detailed view of a reset signal generator in the vertical synchronous signal generator of the present invention shown in FIG.

제5도는 제2도에 도시된 본 발명의 수직동기신호 발생회로에 있어서, 화소클럭 카운팅부의 상세도.5 is a detailed view of a pixel clock counting unit in the vertical synchronization signal generating circuit of the present invention shown in FIG.

제6도는 제2도에 도시된 본 발명의 수직동기신호 발생회로에 있어서, 수직동기신호 발생부의 상세도.6 is a detailed view of a vertical synchronous signal generator in the vertical synchronous signal generator of the present invention shown in FIG.

제7a-f는 제2도의 수직동기신호 발생회로의 동작 타이밍도.7A-F are operation timing diagrams of the vertical synchronous signal generation circuit of FIG.

Claims (5)

화소클럭신호(PCLK)에 의해 인가되는 디스플레이 인에이블신호(CDE)를 일정시간동안 순차적으로 딜레이시켜 제1딜레이된 디스플레이 인에이블신호(CDE1) 내지 제3딜레이된 디스플레이 인에이블신호(CDE3)를 발생하는 디스플레이 인에이블신호 딜레이부(10)와, 디스플레이 인에이블신호 딜레이부(10)로부터 제1내지 제3딜레이된 디스플레이 인에이이블신호(CDE1-CDE3)를 입력하여 리세트신호(RST#)를 발생하는 리세트신호 발생부(20)와, 외부로부터 인가되는 화소클럭신호(PCLK)를 카운트하여 소정의 출력신호(OUT)를 출력하고 상기 리세트신호 발생부(20)의 리세트신호(RST#)에 의해 리세트되는 화소클럭 카운팅부(30)와, 화소클럭 카운팅부(30)의 출력(OUT)과, 디스플레이 인에이블신호 딜레이부(10)로부터 제1 및 제3딜레이된 디스플레이 인에이블신호(CDE1), (CDE3) 그리고 화소클럭신호(PCLK)를 입력하고, 화소클럭 카운팅부(30)가 화소클럭신호(PLCK)를 카운팅하여 소정값이 되면 그 다음 화소클럭신호(PLCK)가 인가될 때 수직동기신호(VSYNC')를 발생하는 수직동기신호 발생부(40)를 포함하는 것을 특징으로 하는 수직동기신호 발생회로.The display enable signal CDE applied by the pixel clock signal PCLK is sequentially delayed for a predetermined time to generate the first delayed display enable signal CDE1 to the third delayed display enable signal CDE3. The reset signal RST # is input by inputting the display enable signal delay unit 10 and the first to third delayed display enable signals CDE1 to CDE3 from the display enable signal delay unit 10. The generated reset signal generator 20 and the pixel clock signal PCLK applied from the outside are counted to output a predetermined output signal OUT, and the reset signal RST of the reset signal generator 20 is output. # And the first and third delayed display enable from the pixel clock counting unit 30, the output OUT of the pixel clock counting unit 30, and the display enable signal delay unit 10. Signal (CDE1), (CDE3) and Tue When the small clock signal PCLK is input and the pixel clock counting unit 30 counts the pixel clock signal PLCK to reach a predetermined value, the vertical synchronization signal VSYNC 'is applied when the next pixel clock signal PLCK is applied. Vertical synchronizing signal generating circuit comprising a vertical synchronizing signal generating unit 40 for generating a. 제1항에 있어서, 디스플레이 인에이블신호 딜레이부(10)는 화소클럭신호(PLCK)에 의해 디스플레이 인에이블신호(CDE)를 지연시켜 제1딜레이된 디스플레이 인에이블신호(CDE1)를 발생하는 제1딜레이수단(11)과, 화소클럭신호(PLCK)에 의해 제1딜레이된 디스플레이 인에이블신호(CDE1)를 지연시켜 제2딜레이된 디스플레이 인에이블신호(CDE2)를 발생하는 제2딜레이수단(13)과, 화소클럭신호(PLCK)에 의해 제2딜레이된 디스플레이 인에이블신호(CDE2)를 지연시켜 제3딜레이된 디스플레이 인에이블신호(CDE3)를 발생하는 제3딜레이수단(15)으로 이루어지는 것을 특징으로 하는 수직동기신호 발생회로.The display enable signal delay unit 10 of claim 1, wherein the display enable signal delay unit 10 generates a first delayed display enable signal CDE1 by delaying the display enable signal CDE by the pixel clock signal PLCK. Delay means 11 and second delay means 13 for generating a second delayed display enable signal CDE2 by delaying the first enable signal CDE1 delayed by the pixel clock signal PLCK. And third delay means 15 for delaying the second enable display signal CDE2 by the pixel clock signal PLCK to generate a third delayed display enable signal CDE3. Vertical synchronization signal generation circuit. 제1항에 있어서, 리세트신호 발생부(20)는 디스플레이 인에이블신호 딜레이부(10)로부터 인가되는 제2딜레이된 디스플레이 인에이블신호(CDE2)를 반전시켜 주기 위한 제1인버터(21)와, 상기 제1인버터(21)를 통해 반전된 제2딜레이된 디스플레이 인에이블신호(CDE2)와 디스플레이 인에이블신호 딜레이부(10)로부터 인가되는 제1딜레이된 디스플레이 인에이블신호(CDE1)를 입력하여 논리 낸드하기 위한 제1낸드 게이트(22)와, 상기 제1인버터(21)를 통해 반전된 제2딜레이된 디스플레이에 인에블신호(CDE2)와 디스플레이 인에이블신호 딜레이부(10)로부터 인가되는 제3딜레이된 디스플레이 인에이블신호(CDE3)를 입력하여 논리 낸드하기 위한 제2낸드 게이트(23)와, 상기 제1낸드 게이트(22)와 제2낸드 게이트(23)의 출력신호를 입력하여 논리 낸드하기 위한 제3낸드 게이트(24)와, 상기 제3낸드 게이트(24)의 출력신호를 반전시켜 화소클럭 카운팅부(30)에 리세트신호로서 발생하는 제2인버터(25)로 구성되는 것을 특징으로 하는 수직동기신호 발생회로.2. The reset signal generator 20 may include a first inverter 21 for inverting the second delayed display enable signal CDE2 applied from the display enable signal delay unit 10. A second delayed display enable signal CDE2 inverted through the first inverter 21 and a first delayed display enable signal CDE1 applied from the display enable signal delay unit 10. A first NAND gate 22 for logic NAND and a second delayed display inverted through the first inverter 21 are applied from the enable signal CDE2 and the display enable signal delay unit 10. A second NAND gate 23 for inputting and logicing a third delayed display enable signal CDE3 and an output signal of the first NAND gate 22 and the second NAND gate 23 for input and logic Third NAND gate for NAND (2 4) and a second inverter 25 which inverts the output signal of the third NAND gate 24 and generates the reset signal in the pixel clock counting unit 30 as a reset signal. . 제1항에 있어서, 화소클럭 카운팅부(30)는 외부로부터 각각 클럭단자(CK)에 인가되는 화소클럭신호(PCLK)를 카운팅하여 소정의 출력신호(OUTa-OUTk)를 각각 출력하고 리세트단자(/R)에 인가되는 리세트신호 발생부(20)로부터 리세트신호(RST)에 의해 각각 리세트되는 제1 내지 제12카운터(31a-31k)로 구성되는 것을 특징으로 하는 수직동기신호 발생회로.The pixel clock counting unit 30 counts the pixel clock signal PCLK applied to the clock terminal CK from the outside to output predetermined output signals OUTa-OUTk and reset terminals. Vertical sync signal generation, characterized in that it comprises first to twelfth counters 31a-31k, which are respectively reset by the reset signal RST from the reset signal generator 20 applied to (/ R). Circuit. 제1항에 있어서, 수직동기신호 발생부(40)는 디스플레이 인에이블신호 딜레이부(10)로부터 출력되는 제1딜레이된 디스플레이 인에이블신호(CDE1)와 제3딜레이된 디스플레이 인에이블신호(CDE3)를 입력하여 논리 노아하기 위한 노아 게이트(41)와, 상기 노아 게이트(41)의 출력신호와 화소클럭 카운팅부(40)의 출력신호(OUT)를 입력하여 논리 낸드하기 위한 낸드 게이트(42)와, 낸드 게이트(42)의 출력신호(43)를 반전시켜 주기 위한 인버터(43)와, 클럭단자(CK)에 화소클럭신호(PLCK)가 인가되고 입력단자(D)에 상기 인버터(43)의 출력신호가 인가되어, 화소클럭 카운팅부(30)에서 소정의 출력신호가 출력될 때 그 다음 클럭신호의 상승에지에서 출력단자(Q)를 통해 수직동기신호(VSYNC')를 발생하는 D 플립플롭(44)으로 구성되는 것을 특징으로 하는 수직동기신호 발생회로.The display device of claim 1, wherein the vertical synchronization signal generator 40 includes a first delayed display enable signal CDE1 and a third delayed display enable signal CDE3 output from the display enable signal delay unit 10. And a NAND gate 41 for inputting logic logic and a NAND gate 42 for inputting logic NAND by outputting the output signal of the NOA gate 41 and the output signal OUT of the pixel clock counting unit 40. The inverter 43 for inverting the output signal 43 of the NAND gate 42 and the pixel clock signal PLCK are applied to the clock terminal CK, and the inverter 43 is applied to the input terminal D. D flip-flop that generates a vertical synchronization signal VSYNC 'through the output terminal Q at the rising edge of the next clock signal when an output signal is applied and a predetermined output signal is output from the pixel clock counting unit 30. And a vertical synchronization signal generating circuit, characterized in that (44). ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.
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