KR100201291B1 - Horizontal line clock and horizontal starting signal generation circuit for liquid crystal display driving - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야1. TECHNICAL FIELD OF THE INVENTION
액정표시장치 구동을 위한 수평라인클럭 및 수평시작신호 발생회로Horizontal line clock and horizontal start signal generator for driving LCD
2. 발명이 해결하려고 하는 기술적 과제2. The technical problem to be solved by the invention
LCD구동시 소오스가 되는 시스템과의 인터페이스시 유효데이타구간 동안 수평라인클럭 HCLK를 발생시킴에 있어 데이타인에이블신호 DE를 이용하지 않고도 유효데이타구간 동안 수평라인클럭 HCLK을 발생시키고, 수평라인클럭 HCLK의 위치를 변경하는 경우 이에따라 수평시작신호 STH가 자동적으로 변경된 위치에서 발생되므로 별도로 STH 변경을 위한 회로수정, 추가가 필요없도록 한다.To generate the horizontal line clock HCLK during the effective data section when interfacing with the system that is the source when the LCD is driven, the horizontal line clock HCLK is generated during the effective data section without using the data enable signal DE. In the case of changing the position, the horizontal start signal STH is automatically generated at the changed position so that circuit modification and addition for STH change are not necessary.
3. 발명의 해결방법의 요지3. Summary of Solution to Invention
데이타 인에이블신호가 제공되는 않는 시스템에서 액정표시장치 구동을위한 수평라인클럭 및 수평시작신호를 발생하는 본 발명의 회로에 있어서, 수평동기신호의 소정에지에서 검출하여 상기 수평동기신호에 동기되는 시작동기신호를 출력하는 에지검출수단과, 상기 시작동기신호가 인가되면 메인클럭에 응답하여 소정 카운트된 다수의 값을 디코딩하여 다수의 디코딩신호로 출력하는 동기카운터 및 디코더 수단과, 상기 다수의 디코딩신호에 의하여 세트 또는 리세트되어 데이타유효구간에 상응하는 하나 이상의 데이타윈도우신호를 발생하는 데이타윈도우신호 발생수단과,상기 동기카운터 및 디코더수단의 소정 디코딩신호와 상기 하나 이상의 데이타윈도우신호를 논리게이팅하여 하나 이상의 수평동기신호를 생성하는 게이트수단과, 상기 수평동기신호를 입력으로 상기 수평동기신호의 첫번째 1주기에서 1개의 펄스로 발생하여 상기 수평시작신호를 발생하는 상기 수평시작신호발생수단으로 구성한다.In the circuit of the present invention for generating a horizontal line clock and a horizontal start signal for driving a liquid crystal display in a system where a data enable signal is not provided, a start synchronized with the horizontal synchronous signal by detecting at a predetermined edge of the horizontal synchronous signal. Edge detection means for outputting a synchronous signal, synchronous counter and decoder means for decoding a plurality of predetermined counted values and outputting a plurality of decoded signals in response to a main clock when the start synchronous signal is applied; A data window signal generating means which is set or reset by means of generating one or more data window signals corresponding to a data validity period, and logically gates a predetermined decoding signal of the synchronization counter and decoder means and the one or more data window signals. Gate means for generating the above horizontal synchronization signal, and the number The synchronization input signal generated in the first one period of the horizontal synchronizing signal of one pulse is composed of the horizontal start signal generating means for generating the horizontal start signal.
4. 발명의 중요한 용도4. Important uses of the invention
LCD 구동 제어LCD drive control
Description
제1도는 제1도는 H-라인에서 유효데이타가 존재하는 구간을 보여주는 도면.FIG. 1 is a diagram illustrating a section in which valid data exists in an H-line.
제2도는 수평라인클럭을 발생시키기 위한 본 발명의 블럭 구성도.2 is a block diagram of the present invention for generating a horizontal line clock.
제3도는 제2도의 각부 파형도.3 is a waveform diagram of each part of FIG.
제4도는 수평시작신호를 발생시키기 위한 본 발명의 블럭 구성도.4 is a block diagram of the present invention for generating a horizontal start signal.
제5도는 본 발명에 따라 발생되는 수평라인클럭과 수평시작신호를 보여 주는 도면.5 is a view showing a horizontal line clock and a horizontal start signal generated in accordance with the present invention.
본 발명은 액정표시장치 구동을 회로에 관한 것으로, 특히 데이타인에이블신호가 인가되는 않는 상태에서는 액정표시장치 구동을 하기 위해 수평라인클럭 및 수평시작신호를 발생하는 회로에 관한 것이다.The present invention relates to a circuit for driving a liquid crystal display device, and more particularly to a circuit for generating a horizontal line clock and a horizontal start signal for driving a liquid crystal display device in a state where a data enable signal is not applied.
일반적으로, 액정표시장치(이하 LCD라 칭함)를 구동하여 화면에 데이타를 디스플레이함에 있어 데이타는 각 라인의 일정기간동안 나오도록 되어 있는 바, 한 라인의 데이타가 레지스터로 이동시(소오스 드라이버(source driver)측) 수평동기신호 Hsync에 동기된 수평 라인클럭 HCLK에 응답하여 이동된다. 또한 데이타가 나오는 시점부터 데이타가 나옴을 알려주기 위한 수평시작신호 STH의 발생이 필요하다. 이때 수평라인클럭 HCLK는 각 라인에서 데이타가 시작되는 구간에서 발생하여 데이타가 끝나는 구간까지 발생하고, 그외 구간에서는 발생하지 않아야 한다. 그리고 상기 수평시작신호 STH는 데이타 발생시 하나의 펄스로 발생되어야 한다.In general, when driving a liquid crystal display (hereinafter referred to as LCD) to display data on a screen, data is output for a certain period of time. When a line of data moves to a register (source driver It is moved in response to the horizontal line clock HCLK in synchronization with the horizontal synchronization signal Hsync. In addition, it is necessary to generate the horizontal start signal STH to indicate that the data comes out from the point of the data coming out. At this time, the horizontal line clock HCLK occurs in the section where the data starts in each line and occurs until the section where the data ends, and should not occur in other sections. The horizontal start signal STH should be generated with one pulse when data is generated.
소오스인 퍼스널컴퓨터(PC)와 인터페이스시 소오스로부터 데이타인에이블신호 DE가 제공되는 경우, 상기 데이타인에이블신호 DE을 이용하여 수평라인클럭 HCLK과 수평시작신호 STH을 만들 수 있다. 그러나 소오스로부터 데이타 인에이블신호 DE가 제공되지 않는 시스템 사향에서는 각 라인의 데이타 존재 구간에서 요구되는 수평라인클럭 HCLK와 수평시작클럭 STH의 발생이 어려워 진다. 요즈음에는 제품이 다양화되어 소오스측에서 데이타인에이블신호 DE가 제공되는 것도 없는 것도 있는데, 그것이 없는 경우에는 LCD를 구동시키지 못하는 문제점이 있게 된다. 즉 제품적용에 호환성이 없다는 것이다.When a data enable signal DE is provided from a source when interfacing with a source personal computer (PC), the horizontal line clock HCLK and the horizontal start signal STH can be generated using the data enable signal DE. However, in a system that does not provide the data enable signal DE from the source, it is difficult to generate the horizontal line clock HCLK and the horizontal start clock STH required in the data existence section of each line. Nowadays, products are diversified and there is no data enable signal DE provided on the source side. If this is not the case, there is a problem in that the LCD cannot be driven. In other words, the product is not compatible with the application.
따라서 본 발명의 목적은 소오스측에서 데이타인에이블신호가 인가되지 않는 경우시에는 액정표시장치 구동을 하기 위해 수평라인클럭 및 수평시작신호를 발생하는 회로를 제공하는데 있다.Accordingly, an object of the present invention is to provide a circuit for generating a horizontal line clock and a horizontal start signal for driving a liquid crystal display when a data enable signal is not applied at the source side.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
제1도는 H-라인에서 유효데이타가 존재하는 구간을 보여준다. 데이타인에블신호 DE는 데이타가 존재하는 구간을 나타내므로 이를 이용하면 유효데이타구간(VALID)동안 수평라인클럭 HCLK를 발생시킬 수 있다.1 shows a section in which valid data exists in the H-line. Since the data enable signal DE indicates a section in which data exists, a horizontal line clock HCLK can be generated during the valid data section VALID.
그러나 제1도에 도시된 바와 같은 데이타인에블신호 DE가 없으면 그에 상응하는 신호를 발생시켜야 한다. 본 발명에서는 데이타인에블신호 DE에 상응하는 신호를 데이타 윈도우신호라 칭한다. 따라서 데이타윈도우신호는 유효데이타구간(VALID) 동안 발생한다.However, if there is no data enable signal DE as shown in FIG. 1, a corresponding signal must be generated. In the present invention, a signal corresponding to the data enable signal DE is called a data window signal. Therefore, the data window signal is generated during the valid data interval (VALID).
제2도는 수평라인클럭을 발생시키기 위한 본 발명의 블럭도를 보여주고 있다. 제2도의 블럭은 에지검출부 2, 동기카운터 및 디코더 4, RS플립플롭 6,8,10 및 앤드게이트 14, 16, 18로 구성되어 있다.2 shows a block diagram of the present invention for generating a horizontal line clock. The block of FIG. 2 is composed of an edge detector 2, a sync counter and decoder 4, RS flip-flops 6, 8, 10 and end gates 14, 16 and 18.
제3도는 제2도의 에지검출부 2, 동기 카운터 및 디코더 4를 거치면서 발생되는 클럭신호 b의 발생타이밍 및 데이타윈도우신호를 발생하기 위해 생성되는 신호의 타이밍도이다.FIG. 3 is a timing diagram of signals generated to generate the timing timing and the data window signal of the clock signal b generated through the edge detector 2, the synchronization counter, and the decoder 4 of FIG.
지금, 에지검출부 2는 수평동기신호 Hsync를 입력으로 하강에지에서 동작하고 메인클럭 MCLK의 첫번째 하강에지에 응답하여 상기 수평동기신호, Hsync를 제1지연시키고, 메인클럭 MCLK의 두번째 하강에지에 응답하여 상기 수평 동기 신호를 제2지연시킨다. 제1지연된 신호는 제3도에 LH1로 도시되어 있고 제2지연된 신호는 제3도에 LH2로 도시되어 있다. 그후 에지 검출부 2는 상기 제1지연된 신호가 로우상태일때와 제2지연된 신호가 하이상태일때만 로우상태의 펄스를 출력한다. 로우상태의 펄스는 제3도의 a신호로 도시되어 있으며, 동기카운터 및 디코더 4에 인가된다. 동기카운터 및 디코더 4는 상기 하강에지검출에 대응하는 신호가 인가되면 동기카운터를 리세트하고 메인클럭 MCLK에 응답하여 계수를 수행한다.Now, the edge detector 2 operates on the falling edge with the input of the horizontal synchronization signal Hsync, and delays the horizontal synchronization signal, Hsync first, in response to the first falling edge of the main clock MCLK, and responds to the second falling edge of the main clock MCLK. Delay the horizontal synchronization signal a second time. The first delayed signal is shown as LH1 in FIG. 3 and the second delayed signal is shown as LH2 in FIG. The edge detector 2 then outputs a low pulse only when the first delayed signal is low and when the second delayed signal is high. The low pulse is shown by signal a in FIG. 3, and is applied to the synchronous counter and decoder 4. As shown in FIG. When the signal corresponding to the falling edge detection is applied, the sync counter and the decoder 4 reset the sync counter and perform counting in response to the main clock MCLK.
동기카운터 및 디코더 4는, 만약 수평 라인클럭 HCLK=MCLK/2인 경우 출력되는 클럭신호 b를 MCLK/2인 신호가 출력되도록 한다. 이렇게 발생된 클럭신호 b는 H-라인 전구간에 걸쳐 발생된다. 그리고 동기카운터 및 디코더 4는 메인클럭 MCLK에 응답하여 계수하고 디코딩하여 제3도에 도시된 c, d, e, f, g, h를 발생시킨다. 메인클럭 MCLK에 계수된 c, d, e, f, g, h값의 하이상태의 간격은 다음과 같다. c=145.5T, d=785.5T, e=146,5T, f=786.5T, g=147.5T, h=787.5T이다. 여기서, 단위 1T는 메인클럭 1주기로 디코딩한 것이다.The sync counter and the decoder 4 allow the clock signal b outputted when the horizontal line clock HCLK = MCLK / 2 to be outputted with the signal MCLK / 2. The clock signal b generated in this way is generated over the entire H-line. The sync counter and the decoder 4 count and decode in response to the main clock MCLK to generate c, d, e, f, g, and h shown in FIG. The intervals of the high states of the c, d, e, f, g, and h values counted in the main clock MCLK are as follows. c = 145.5T, d = 785.5T, e = 146,5T, f = 786.5T, g = 147.5T, h = 787.5T. Here, the unit 1T is decoded in one cycle of the main clock.
RS플립플롭 6, 8, 10은 제2도에서 동기카운터 및 디코더 4의 출력 c, d, g, h신호를 입력으로 세트/리세트하여 데이타윈도우신호를 발생한다.RS flip-flops 6, 8 and 10 set / reset the output c, d, g and h signals of the sync counter and decoder 4 as inputs in FIG. 2 to generate data window signals.
상기 데이타윈도우신호는 앤드게이트 16에서 클럭신호 b와 논리곱되어 출력될때 제1수평라인클럭 HCLK을 만들어 내기 위한 데이타윈도우신호 j 이외에도 앤드게이트 14, 18에서 인버터 12에 의하여 반전된 클럭신호 b와 논리곱되어 출력될때 제2,제3수평라인클럭신호 HCLK1, HCLK2를 만들어내기 위한 데이타윈도우신호 i, k신호로 이루어져 있다. 이는 인터페이스되는 각 제품마다 클럭과 데이타의 지연이 약간씩 차이가 있는데, 이들을 매칭시키기 위해서 수평라인클럭 HCLK 전후로 반주기씩 타이밍을 제공하여 적용범위를 넓혀주기 위한 것이다.The data window signal is in logic with the clock signal b inverted by the inverter 12 at the AND gates 14 and 18 in addition to the data window signal j for generating the first horizontal line clock HCLK when the AND signal is logically multiplied with the clock signal b at the AND gate 16. When multiplied and output, data window signals i and k are used to generate second and third horizontal line clock signals HCLK1 and HCLK2. The delay between the clock and data is slightly different for each product to be interfaced. To match them, the timing is provided half-cycle before and after the horizontal line clock HCLK to broaden the application range.
수평라인클럭 HCLK1, HCLK, HCLK2를 위한 데이타윈도우신호인 i, j, k는 다음과 같은 타이밍으로 발생되는 세트/리세트신호 c, d, e, f, g, h에 의해 발생되며 제3도에 그 파형을 보였다.Data window signals i, j, and k for the horizontal line clocks HCLK1, HCLK, and HCLK2 are generated by the set / reset signals c, d, e, f, g, and h generated at the following timings. Showed that waveform.
여기서, 데이타윈도우신호 i, j, k의 발생은 각 클럭에지에서의 레이싱 조건(racing condition)을 제거하기 위해 0.57 단위(1T= 메인클럭 1주기 )로 디코딩한 것이다.Here, the generation of the data window signals i, j, and k are decoded in 0.57 units (1T = one main clock cycle) in order to remove a racing condition at each clock edge.
전술한 바와같이 동작하여 수평 라인클럭 HCLK1, HCLK, HCLK2는 생성된다.Operating as described above, horizontal line clocks HCLK1, HCLK, HCLK2 are generated.
한편 수평 라인클럭 HCLK는 DATA-OUT의 타이밍(제1도 참조)에서 유효 데이타구간(VALID)동안 게이팅되어야 하므로 제3도에서와 같이 DATA-OUT의 유효데이타와 HCLK간의 파형을 유지해야 한다. 그렇게 하기 위하여서는 수평시작신호 STH를 발생시켜야 한다.On the other hand, since the horizontal line clock HCLK must be gated during the valid data interval (VALID) at the timing of the DATA-OUT (see FIG. 1), the waveform between the valid data of the DATA-OUT and the HCLK must be maintained as shown in FIG. To do so, it is necessary to generate the horizontal start signal STH.
제4도는 수평시작신호 STH를 발생시키기 위한 본 발명의 블럭 구성도이다. T플립플롭 20, 22와, D플립플롭 24, 26과, 앤드게이트 28로 구성된다. T플립플롭 20은 수평라인클럭 HCLK를 클럭단으로 입력받고 출력단로 수평시작신호 STH를 출력한다. T플립플롭 20의 반전출력단는 T플립플를 22의 클럭단과 플리플롭 22의 출력 단는 후단의 D플립플롭 24의 입력단에 연결된다. D플립플롭 24는 클럭단으로 수평 라인클럭 HCLK를 반전하여 입력받고 연결되어 있으며 반전출력단는 후단의 D플립플롭 26의 클럭단에 연결되어 있다. D플립플롭 26의 반전출력단는 앤드게이트 28의 일측 입력단에 연결되어 있다. 앤드게이트 28은 타단에 MRST신호가 연결되어 있으며, 출력은 T플립플롭 27, 22와, D플립플롭 24의 클리어단에 연결된다.4 is a block diagram of the present invention for generating a horizontal start signal STH. T flip-flops 20 and 22, D flip-flops 24 and 26, and end gate 28. T flip-flop 20 receives horizontal line clock HCLK as clock stage and output stage Outputs the horizontal start signal STH. Inverted output of T flip-flop 20 T flip-flops into 22 clock stages and flip-flop 22 output stages. Is connected to the input of D flip-flop 24 on the rear end. D flip-flop 24 is connected to the clock line by inverting the horizontal line clock HCLK. Is connected to the clock stage of the D flip-flop 26 at the rear stage. Inverted output of D flip flop 26 Is connected to one input terminal of AND gate 28. The AND gate 28 has an MRST signal connected to the other end thereof, and an output thereof is connected to the T flip-flop 27 and 22 and the clear end of the D flip-flop 24.
제4도를 참조하면, 수평시작신호 STH는 제4도와 같이 HCLK 첫번째 1주기에서 1개의 펄스로 발생하도록 하는데, 이를 위해서 제4도와 같이 HCLK를 이용하여 HCLK발생위치에 의존하여 발생하는 일종의 카운터 회로를 구성하여 구현한다. 이렇게 발생된 수평시작신호 STH는 수평 라인클럭 HCLK의 발생위치를 필요에 따라 변경시별도로 그에 맞는 수평시작신호 STH를 발생시키기 위한 회로를 추가로 재설계할 필요가 없게 된다.Referring to FIG. 4, the horizontal start signal STH is generated by one pulse in the first cycle of HCLK as shown in FIG. 4. To this end, a counter circuit is generated depending on the position of HCLK using HCLK as shown in FIG. Configure and implement The horizontal start signal STH generated as described above does not need to redesign a circuit for generating the horizontal start signal STH according to the change of the position of the horizontal line clock HCLK as needed.
이렇게 함으로써 제5도와 같은 수평라인클럭 HCLK와 수평 시작신호 STH가 발생하게 된다 . 수평 라인클럭 HCLK와 수평시작신호 STH는 LCD구동시 H-인 데이타 처리를 위해 요구되는 신호이다.This causes the horizontal line clock HCLK and the horizontal start signal STH as shown in FIG. The horizontal line clock HCLK and the horizontal start signal STH are required signals for H-in data processing when the LCD is driven.
상술한 바와 같은 본 발명으로 LCD와 인터페이스되는 소오스에서는 그때 그때의 회로 수정 및 추가가 불가피한 HCLK, STH 발생에서의 번거로움을 없앨 수 있어서 더욱 넓은 제품 인터페이스의 호환성을 제공한다. 그리고 이를 IC화하면 드라이버 제어 IC에 집적 행하는 경우 더욱 간단한 회로 구성으로 시스템을 제작할 수 있다.As described above, the source interfaced with the LCD can eliminate the hassle of HCLK and STH, which is inevitable in the circuit modification and addition at that time, thereby providing a wider product interface compatibility. If the IC is integrated into the driver control IC, the system can be manufactured with a simpler circuit configuration.
상술한 바와 같이 본 발명은 LCD구동시 소오스가 되는 시스템과의 인터페이스시 유효데이타구간 동안 수평라인클럭 HCLK를 발생시킴에 있어 데이타인에이블신호 DE를 이용하지 않고도 유효데이타구간 동안 수평라인 클럭 HCLK을 발생시키고, 수평라인클럭 HCLK와 데이타간의 지연보정을 위한 보조용 HCLK1, HCLK2의 발생으로 시스템 인터페이스의 호환성을 부여하였으며 HCLK의 위치를 변경하는 경우, 이에따라 STH가 자동적으로 변경된 위치에서 발생되므로 별도로 STH변경을 위한 회로수정, 추가가 필요없다. 또한 데이타 인에이블신호 DE를 사용하지 않는 사향을 가진 제품들에대해서도 인터페이스가 가능하도록 수평라인클럭 및 수평라인 시작신호를 유효데이타 구간에서 발생하는 회로를 제공하여 더욱 넓은 제품적용 효과를 갖게하며, 이를 드라이버 IC 제어용 IC에 직접화 시킬 경우 별도의 추가회로 구성이 필요없이 제어 IC하나로 구성할 수 있는 편리함이 있다.As described above, the present invention generates the horizontal line clock HCLK during the effective data interval during the effective data interval when interfacing with the system which becomes the source when the LCD is driven. The horizontal line clock HCLK is generated during the effective data interval without using the data enable signal DE. The compatibility of the system interface is given by the occurrence of auxiliary HCLK1 and HCLK2 for delay correction between the horizontal line clock HCLK and the data.When the position of the HCLK is changed, the STH is automatically generated at the changed position. There is no need for circuit modifications or additions. In addition, it provides a wider product application effect by providing a circuit that generates the horizontal line clock and the horizontal line start signal in the valid data section so that the interface can be used even for products that do not use the data enable signal DE. In case of directing to driver IC control IC, it is convenient to configure one control IC without additional circuit configuration.
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