KR970073094A - 디지탈 영상신호 처리용 메모리 시스템 - Google Patents

디지탈 영상신호 처리용 메모리 시스템 Download PDF

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Abstract

본 발명은 정수 펠(Inetger Pel) 모드 및하프 펠(Half Pel) 모드의 블록 데이타 억세스가 가능한 디지털 영상 신호 처리용 메모리 시스템에 관한 것으로서, 특히 정수 펠 읽기 모드인지 하프 펠 모드인지를 판별하는 검출부와, 상기 검출수단에서 정수 펠 읽기 모드로 판별되면 m×n(m,n은 정수) 비트의 블럭단위로 데이타를 억세스하고 하프 펠 읽기 모드로 판별되면 (m+1)×(n+1) (m,n은 정수)비트의 블럭 단위로 데이타를 억세스하도록 제어하는 제어수단을 포함하여 구성되고, 정수 펠 모드읽기시에는 m×n 비트의 블럭 단위로 데이타를 억세스하고, 하프 펠 모드 읽기시에는 (m+1)×(n+)비트의 블럭 단위로 데이타를 억세스하며 정수 펠/하프 펠 모드 쓰기시에는 m×n 비트의 시리얼 블럭 단위로 데이타를 쓰도록 함으로써, 하프 펠 모드를 처리하는 MPEG 및 HDTV등에서 사용이 가능하여 화질이 향상된다.

Description

디지탈 영상신호 처리용 메모리 시스템
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 3도는 본 발명에 따른 디지털 영상신호 처리용 메로리 시스템의 구성 블럭도.

Claims (23)

  1. 블럭 단위로 데이타를 억세스할 수 있도록 하는 디지털 영상신호 처리용 메모리 시스템에 있어서, 정수 펠 모드에서의 읽기 동작인지 하프 펠 모드에서의 읽기 동작인지를 판별하는 검출수단과; 상기 검출수단에서 정수 펠 읽기 모드로 판별되면 m×n (m,n은 정수) 비트의 블럭단위로 데이타를 억세스하고하프 펠 읽기 모드로 판별되면 (m+1)×(n+1) (m,n은 정수)비트의 블럭 단위로 데이타를 억세스하도록 제어하는 제어수단을 포함함을 특징으로 하는 디지털 영상신호 처리용 메모리 시스템.
  2. 제 1 항에 있어서, 정수 펠 읽기 모드로 판별도면 16×16 비트 단위의 랜덤 블록 억세스를 수행함을 특징으로 하는 디지털 영상신호 처리용 메모리 시스템.
  3. 제 1항에 있어서, 하프 펠 읽기 모드로 판별되면 17×17 비트 단위의 랜덤 블록 억세스를 수행함을 특징으로하는 디지털 영상신호 처리용 메모리 시스템.
  4. 제 1 항에 있어서, 정수 펠 쓰기 모드로 판별되면 16×16 비트 단위의 시리얼 블록 쓰기를 수행함을 특징으로 하느 디지털 영상신호 처리용 메모리 시스템.
  5. 제 1 항에 있어서, 하프 펠 쓰기 모드로 판별되면 16×16 비트 단위의 시리얼 블럭 쓰기를 수행함을 특징으로 하는 디지털 영상신호 처리용 메모리 시스템.
  6. 블럭 단위로 데이타를 억세스할 수 있도록 하는 디지털 영상신호 처리용 메모리 시스템에 있어서, 외부로부터 인가되는 신호들을 이용하여 랜덤 블럭 억세스(Random Block Access ; RBA) 제어하는 RBA 제어수단과; 상기 RBA 제어수단의 제어에 따라 초기 어드레스를 이용하여 로우 및 컬럼 어드레스를 발생시키는 어드레스 발생수단과; 상기 RBA 제어수단과 어드레스 발생수단의 제어에 따라 데이타의 읽기 및 쓰기가 수행되는 메모리 셀 어레이와; 상기 RBA 제어수단과 어드레스 발생수단의 제어에 따라 상기 메로리 셀 어레이의 데이타 전송을 제어하는 전송제어수단과; 상기 RBA 제어수단과 전송제어수단의 제어에 따라 데이타 입출력을 수행하는 입출력 수단과; 정수 펠 읽기 모드인지 하프 펠 읽기 모드인지를 판별하여 하프 펠 읽기 모드로 판별되면 하프 펠 모드로 동작하도록 상기 RBA 제어수단을 제어하는 하프 펠 모드 제어수단을 포함하여 구성되는 것을 특징으로 하는 디지탈 영상신호 처리용 메모리 시스템.
  7. 제 6항에 있어서, 상기 RBA 제어수단은 외부로부터 인가되는 시리얼 클럭(SC)과 하프 펠 모드 제어수단에서 출력되는 X-상태 포인터 리셋신호(XSPR)와 Y-상태 포인터 리셋신호(YSPR)를 이용하여 RBA 모드가 셋업되면 매 시리얼 클럭 사이클에 따라 카운팅된 Y-상태 포인터신호(YRn)를 출력하는 Y-상태 포인터부와, 외부로부터 인가되는 시리얼 클럭(SC)와 하프 펠 모드 제어수단에서 출력되는 X-상태 포인터 리셋신호 (XSPR)와 Y-상태 포인터 리셋신호(YSPR)와 상기 Y-상태 포인터부로부터 출력되는 Y-상태 포인터 신호 (YRn)에 따라 카운팅된 X-상태 포인터신호(XRn)를 출력하는 X-상태 포인터부와, 상기 X-상태 포인터부와 Y-상태 포인터부로부터 출력되는 X-상태 포인터 신호 (XRn)와 Y-상태 포인터 신호 (YRn)와 상기 하프펠 모드 제어수단으로부터 출력되는 X-상태 최상위 비트(X-MSB)와 Y-상태 최상위 비트 신호 (Y-MSB)와 외부로부터 입력되는 로우 어드레스 스토로브 신호(/RAS)를 이용하여 시스템 내부에서 사용되는 내부 RAS 신호(/RASi)를 출력하는 내부 RAS 발생부와, 상기 X-상태 포인터부와 Y-상태 포인터부로부터 출력되는 X-상태 포인터 신호(XRn)와 Y-상태 포이터 신호(YRn)와 하프펠 모드 제어수단으로부터 출력되는 X-상태 최상위 비트(X-MSB)와 Y-상태 최상위 비트 신호(Y-MSB)와 외부로부터 입력되는 컬럼 어드레스 스토로브 신호(/CAS)를 이용하여 시스템 내부에서 사용되는 내부 CAS신호(/CASi)를 출력하는 내부 CAS 발생부와, 상기 Y-상태 포인터로부터 출력되는 Y-상태 포인터신호(YRn)와 하프펠 모드 제어 수단으로부터 출력되는 X-상태 최상위 비트(X-MSB)와 Y-상태 최상위 비트 신호(Y-MSB)와 외부로부터 입력되는 시리얼 클럭(SC)을 이용하여 상기 메모리 셀 어레이 수단과 시리얼 레지스터 수단사이의 데이터 전송 및 상기 시리얼 레지스터 수단과 입출력 수단사이의 데이터 전송을 제어하는 전송신호(XF)와 레지스터 인에이블 신호(RGE)와 시리얼 디코더 인에이블 신호(SDE)를 각각 RBA 선택 수단과시리얼 레지스터 수단과 RBA Y-디코더 수단으로 출력하는 전송제어부를 포함하여 구성되는 것을 특징으로 하는 디지탈 영상신호 처리용 메모리 시스템
  8. 제7항에 있어서, 상기 Y-상태 포인터부는 외부로부터 인가되는 시리얼 클럭(SC)와 하프 펠 모드 제어수단으로부터 출력되는 X-상태 포인터 리셋신호(XSPR)와 Y-상태 포인터 리셋신호(YSPR)를 이용하여 RBA모드가 셋업되면 매 시리얼 클럭 사이클마다 1씩 증가시키다가 하프 펠 모드 데이터 블록 단위 또는 정수 펠 모드 데이타 블럭 단위의 시리얼 클럭 사이클이 지나면 리셋되어 다시 카운팅이 시작되는 Y-상태 포인터신호(YRn)를 출력하는 것을 특징으로 하는 디지탈 영상신호 처리용 메모리 시스템.
  9. 제 7 항에 있어서, 상기 X-상태 포인터부는 외부로부터 인가되는 시리얼 클럭(SC)과 하프 펠 모드 제어 수단에서 출력되는 X-상태 포인터 리셋신호(XSPR)와 Y-상태 포인터 리셋신호(YSPR)를 이용하여 Y-상태 포인터로부터 출력되는 Y-상태 포인터 신호(YRn)가 하프 펠 모드 데이타 블럭 단위 또는 정수 펠 모드 데이타 블럭 단위에서 0으로 리셋될때마다 1씩 증가시키는 것을 특징으로 하는 디지탈 영상신호 처리용 메모리 시스템.
  10. 제 7항에 있어서, 상기 Y-상태 포이터부는 상기 하프 펠 모드 제어수단에서 출력되는 Y-상태 포인터 리셋신호(YSPR)에 의해 재리셋딤을 특징으로 하는 디지털 영상신호 처리용 메모리 시스템.
  11. 제 7항에 있어서, 상기 X-상태 포인터부는 상기 하프 펠 모드 제어수단에서 출력되는 X-상태 포인터 리셋신호(XSPR)에 의해 재리셋됨을 특징으로 하는 디지탈 영상신호 처리용 메모리 시스템.
  12. 제 6항 또는 제 7항에 있어서, 상기 하프 펠 모드 제어수단은 외부 하프 펠 인에이블 신호(HPE)와 RBA 제어수단으로부터 출력되는 쓰기 인에이블 래치신호(/WEL)를 이용하여 하프 펠 읽기 모드인지 정수 펠 읽기 모드인지를 검출하고, 하프 펠 모드이면 하프 펠 검출신호(HPD)를 출력하는 하프펠 검출부와, 상기 X-상태 포인터로부터 출력되는 X-상태 포인터 신호(XRn)와 하프 펠 검출부로부터 출력되는 하프 펠 검출신호(HPD)FF 이용하여 X-상태 포인터 리셋 신호(XSPR)와 X-상태 최상위 비트신호(X-MSB)를 출력하는 X-상태 포인터 제어부와, 상기 Y-상태 포인터로부터 출력되는 Y-상태 포인터 신호(YRn)와 하프 펠 검출부로부터 출력되는 하프 펠 검출신호(HPD)를 이용하여 Y-상태 포인터 리셋 신호(YSPR)와 Y-상태 최상위 비트신호(Y-MSB)를 출력하는 Y-상태 포인터 제어부를 포함하여 구성되는 것을 특징으로 하는 디지털 영상신호 처리용 메모리 시스템.
  13. 제 12항에 있어서, 상기 X-상태 포인터 제어부는 하프 펠 모드시의 읽기 동작으로 판별도고 X-상태 포인터신호(XRn)가 모드 하이이면 최상위 비트(X-MSB)를 하이로 트리거시킨을 특징으로 하는 디지털 영상신호 처리용 메모리 시스템.
  14. 제 12항에 있어서, 상기 Y-상태 포인터 제어부는　 하프 펠 모드시의 읽기 동작으로 판별되고 Y-상태 포인터신호(YRn)가 모두 하이이면 Y-상태 최상위 비트(Y-MSB)를 하이로 트리거시킴으로 특징으로 하는 디지털 영상신호 처리용 메모리 시스템.
  15. 블럭 단위로 데이터를 억세스할 수 있도록 하는 디지털 영상신호 처리용 메모리 시스템에 있어서, 오부로부터 입력되는로우 어드레스 스토로브 신호(/RAS), 컬럼 어드레스 스토로브 신호(/CAS), 쓰기 인에이블 신호(/WE), 데이터 전송신호(/DT), 시리얼 클럭(/SC), RBA 제어신호(RBA), 및 내부로부터 입력되는 X-상태 포인터 리셋신호(XSPR), Y-상태 포인터 리셋신호(YSPR), X-상태 최상위 비트(X-MSB), 및 Y-상태 최상위 비트(Y-MSB)를 이용항여 정수 펠 읽기 모드에서는 m×n(m,n은 정수) 비트의 블록단위로 데이터를 억세스하고 하프펠 읽기 모드에서는 (m+1)×(n+1) (m,n은 정수)비트의 블록단위로 데이터를 억세스하도록 제어하는 RBA 제어수단과; 상기 RBA 제어수단의 제어에 따라 초기 로우 어드레스를 이용하여 로우 어드레스를 발생시키는 로우 어드레스 발생수단과; 상기 RBA 제어수단의 제어에 따라 초기 컬럼 어드레스를 이용하여 컬럼 어드레스를 발생시키는컬럼 어드레스 발생수단과; 상기 로우 어드레스 발생수단으로부터출력되는 로우 어드레스에 따라 워드 라인이 선택되는 메모리 셀 어레이와; 상기 컬럼 어드레스 발생수단가 RBA 제어수단으로부터 출력되는 신호에 따라 상기 메모리 셀 어레이의 데이터 전송을 제어하는 RBA 선택수단과; 상기 RBA 제어수단과 RBA 선택수단으로부터 출력되는 신호에 따라 상기 메모리 셀 어레이의 데이터가 전송되는 시리얼 레지스터 수단과; 상기 RBA 제어수단의 제어에 따라 상기 컬럼 어드레스 발생수단으로부터 출력되는 컬럼 어드레스를 이용하여 상기 시리얼 레지스터 수단을 제어하는 RBA-Y 디코더 수단과; 상기 RBA 제어수단이 제어에 따라 데이타 입출력을 제어하는 입출력 제어수단과; 상기 입출력 제어수단의 제어에 따라 상기 시리얼 레지스터 수단과 외부와의 데이터 입출력을 수행하는 입출력 수단과; 정수 펠 읽기 모드인지 하프 펠 읽기 모드인지를 판별하여 하프 펠 읽기 모드로 판별되면 하프 펠 모드로 동작하도록 상기 RBA 제어수단에 X-상태 포인터 리셋신호(XSPR), Y-상태 포인터 리셋신호(YSPR), X-상태 최상위 비트(X-MSB), 및 Y-상태 최상위 비트(Y-MSB) 값을 출력하는 하프펠 모드제어수단을 포함하여 구성되는 것을 특징으로 하는 디지탈 영상신호 처리용 메모리 시스템.
  16. 제 15 항에 있어서, 상기 RBA 제어수단은 외부로부터 인가되는 시리얼 클럭(SC)과 하프 펠 모드 제어수단에서 출력되는 X-상태 포인터 리셋신호(XSPR)와 Y-상태 포인터 리셋신호(YSPR)를 이용하여 RBA 모드가 셋업되면 매 시리얼 클럭 사이클에 따라 카운팅된 Y-상태 포인터부로부터 출력되는 Y-상태 포인터부와,외부로부터 인가되는 시리얼 클럭(SC)과 하프 펠 모드 제어수단에서 출력되는 X-상태 포인터 리셋신호(XSPR)와Y-상태 포인터 리셋신호(YSPR)와 상기 Y-상태 포인터부로부터 출력되는 Y-상태 포인터신호(YRn)에 따라 카운팅된 X-상태 포인터신호(XRn)를 출력하는 X-상태 포인터부와, 상기 X-상태 포인터부와 Y-상태 포인터부로부터 출력되는 X-상태 포인터 신호(XRn)와 Y-상태 포인터 신호(YRn)와 상기 하프펠 모드 제어수단으로부터 출력되는 X-상태 최상위 비트(X-MSB)와 Y-상태 최상위 비트 신호(Y-MSB)와 외부로부터 입력되는 로우 어드레스 스토로브 신호(/RAS)를 이용하여 시스템 내부에서 사용도는 내부 RAS 신호 (/RASi)를 출력하는 내부 RAS 생부와, 상기 X-상태 포인터부와 Y-상태 포인터부로부터 출력되는 X-상태 포인터 신호(XRn)와 Y-상태 포인터 신호(YRn)와 하프펠 모드 제어수단으로부터 출력되는 X-상태 최상위 비트(X-MSB)와 Y-상태 최상위 비트 신(Y-MSB)와 외부로부터 입력되는 컬럼 어드레스 스토로브 신호(/CAS)를 이용하여 시스템 내부에서 사용되는 내부 CAS신호(/CASi)를 출력하는 내부 CAS 발생부와, 상기 Y-상태 포인터부로부터 출력되는 Y-상태 포인터신호(YRn)와 하프펠 모드 제어수단으로부터 출력되는 X-상태 최상위 비트(X-MSB)와 Y-상태 최상위 비트 신호(Y-MSB)와 외부로부터 입력되는 시리얼 클럭(SC)을 이용하여 상기 메모리 셀 어레이 수단과 시리얼 레지스터 수단사이의 데이터 전송 및 상기 시리얼 레지스터 수단과 입출력 수단사이의 데이터 전송을 제어하는 전송신호(XF)와 레지스터 인에이블 신호(RGE)와 시리얼 디코더 인에이블 신호(SDE)를 각각 RBA 선택 수단과 시리얼 레지스터 수단과 RBA Y-디토더 수단으로 출력하는 전송제어부를 포함하여 구성되는 것을 특징으로 하는 디지털 영상신호 처리용 메모리 시스템.
  17. 제 16항에 있어서, 상기 Y-상태 포인터부는 외부로부터 인가되는 시리얼 클럭(SC)과 하프 펠 모드 제어수단으로부터 출력되는 X-상태 포인터 리셋신호(XSPR)와 Y-상태 포인터리셋신호(YSPR)를 이용하여 RBA 모드가 셋업되면 매 시리얼 클럭 사이클마다 1씩 증가 시키다가 하프 펠 모드 데이타 블럭 단위 또는 정수 펠 모드 데이타 블록 단위의 시리얼 클럭 사이클이 지나면 리셋되어 다시 카운팅이 시작되는 Y-상태 포인터신호(YRn)를 출력하는 것을 특징으로 하는 디지탈 영상신호 처리용 메모리 시스템.
  18. 제 16항에 있어서, X-상태 포인터부는 외부로부터 인가되는 시리얼 클럭(SC)과 하프 펠 모드 제어수단에서 출력되는 X-상태 포인터 리셋신호(XSPR)와 Y-상태 포인터 리셋신호(YSPR)를 이용하여 Y-상태 포인터로부터 출력되는 Y-상태 포인터 신호(YRn)가 하프 펠 모드 데이타 블럭 단위 또는 정수 펠 모드 데이타 블럭 단위에서 0으로 리셋될때마다 1씩 증가시키는 것을 특징으로 하는 디지털 영상신호 처리용 메모리 시스템.
  19. 제 16항에 있어서, 상기 Y-상태 포인터부는 상기 하프 펠 모드 제어수단에서 출력되는 Y-상태 포인터 리셋신호(YSPR)에 의해 재리셋됨을 특징으로 하는 디지탈 영상신호 처리용 메모리 시스템.
  20. 제 16항에 있어서, 상기 X-상태 포인터부는 상기 하프 펠 모드 제어수단에서 출력되는 X-상태 포인터 리셋신호(XSPR)에 의해 재리셋됨을 특징으로 하는 디지털 영상신호 처리용 메모리 시스템.
  21. 제 15항 또는 제 16항에 있어서, 상기 하프 펠 모드 제어수단은 외부 하프 펠 인에이블 신호(HPE)와 RBA 제어수단으로부터 출력되는 쓰기 인에이블 래치신호(/WEL)를 이용하여 하프 펠 읽기 모드인지 정수 펠 읽기 모드인지를 검출하고, 하프 펠 모드이면 하프 펠 검출신호(HPD)를 출력하는하프펠 검출부와, 상기 X-상태 포인터부로부터 출력되는 X-상태 포인터 신호(XRn)와 하프 펠 검출부로부터 출력되는 하프 펠 검출신호(HPD)를 이용하여 X-상태 포인터 리셋 신호(XSPR)와 X-상태 최상위 비트신호(X-MSB)를 출력하는 X-상태 포인터 제어부와, 상기 Y-상태 포인터부로부터 출력되는 Y-상태 포인터 신호(YRn)와 하프 펠 검출부로부터 출력되는 하프 펠 검출신호(HPD)를 이용하여 Y-상태 포인터 리셋 신호(YSPR)와 Y-상태 최상위 비트신호 (Y-MSB)를 출력하는 Y-상태 포인터 제어부를 포함하여 구성되는 것을 특징으로 하는 디지털 영상신호 처리용 메모리 시스템.
  22. 제 21 항에 있어서, 상기 X-상태 포인터 제어부는 하프 펠 모드시의 읽기 동작으로 판별되고 X-상태 포인터신호(XRn)가 모드 하이이면 X-상태 최상위 비트(X-MSB)를 하이로 트리거시킴을 특징으로 하는 디지털 영상 신호 처리용 메모리 시스템.
  23. 제 21 항에 있어서, 상기 Y-상태 포인터제어부는 하프 펠 모드시의 읽기 동작으로 판별되고 Y-상태 포인터신호(YRn)가 모드 하이이면 Y-상태 최상위 비트(Y-MSB)를 하이로 트리거시킴을 특징으로 하는 디지털 영상신호 처리용 메모리 시스템.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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