Claims (3)
피젯수 또는 궤환되는 나머지의 최하위 비트를 제외한 상위비트가 모두 1인 경우에 상기 최하위 비트는 그대로 출력하고, 상기 상위비트는 반전하여 출력하고, 만일 상기 최하위 비트를 제외한 상위비트가 모두 1이 아니고 상기 최하위 비트가 0인 경우에 상기 최하위 비트는 반전하여 출력하고, 상기 상위비트는 그대로 출력하고, 만일 상기 최하위 비트를 제외한 상위비트가 모두 1이 아니고 상기 최하위 비트가 1인 경우에 상기 최하위 비트는 반전하여 출력하고, 상기 상위비트의 각각의 이웃하는 하위비트가 연속하는 1이면 상기 해당 상위비트를 반전하여 출력하고 그외의 경우에는 그대로 출력하여 부분 나머지를 발생하기 위한 부분 나머지 계산단계, 젯수를 반전하여 젯수의 1의 보수를 구하는 단계; 및 상기 부분 나머지와 상기 젯수의 1의 보수를 가산하여 상기 나머지를 구하고 상기 나머지의 최상위 비트가 1인 경우에 상기 부분 나머지 계산단계로 진행하는 가산단계를 구비한 것을 특징으로 하는 나머지 계산방법.And outputs the least significant bit as it is, and outputs the inverted upper bit when the upper bits except the least significant bit are all 1, And if the least significant bit is 0 and the least significant bit is 1, the least significant bit is inverted and outputted, and the most significant bit is output as it is, and if the most significant bit is not 1 and the least significant bit is 1, A partial residual calculation step for inverting and outputting the corresponding upper bits if each neighboring lower bit of the upper bits is a consecutive one and outputting the inverted upper bits as they are and generating a partial rest, Obtaining a complement of 1 of the number of dots; And an adding step of adding the partial remainder and 1's complement of the number of digits to obtain the remainder and proceeding to the partial remainder calculation step when the most significant bit of the remainder is 1.
피젯수 또는 궤환되는 나머지를 선택적으로 출력하기 위한 제1선택수단; 상기 선택수단에 의해서 선택된 데이타를 입력하여 만일 입력되는 데이타의 최하위 비트를 제외한 상위비트가 모두 1인 경우에 상기 최하위 비트는 그대로 출력하고, 상기 상위비트는 반전하여 출력하고, 만일 상기 최하위 비트를 제외한 상위비트가 모두 1이 아니고 상기 최하위 비트가 0인 경우에 상기 최하위 비트는 반전하여 출력하고, 상기 상위비트는 그대로 출력하고, 만일 상기 최하위 비트를 제외한 상위비트가 모두 1이 아니고 상기 최하위 비트가 1인 경우에 상기 최하위 비트는 반전하여 출력하고, 상기 상위비트의 각각의 이웃하는 하위비트가 연속하는 1이면 상기 해당 상위비트를 반전하여 출력하고 그외의 경우에는 그대로 출력하여 부분 나머지를 발생하기 위한 부분 나머지 발생수단; 젯수를 반전하여 상기 젯수의 1의 보수를 출력하기 위한 반전수단; 상기 부분 나머지와 상기 젯수의 1의 보수를 가산하기 위한 가산수단; 및 상기 가산수단의 최상위 비트가 1인 경우에 상기 멀티플렉서가 사익 가산수단으로부터 궤환되는 신호를 선택하도록 하기 위한 제어신호를 발생하기 위한 제어수단을 구비한것을 특징으로 하는 나머지 계산회로.First selecting means for selectively outputting a fed number or a remaining fed back; And outputs the least significant bit as it is, and outputs the inverted upper bit as it is. If the least significant bit of the input data is 1, And if the least significant bit is not 1 and the least significant bit is 0, the least significant bit is inverted and output, and the most significant bit is output as it is, , The least significant bit is inverted and output, and if the neighboring lower bits of the higher bits are 1, the corresponding upper bits are inverted and outputted, otherwise, the lower bits are output as they are, The remaining generating means; Inverting means for inverting the number of digits to output 1's complement of the number of digits; Addition means for adding the partial remainder and the complement of 1 of the number of the digits; And control means for generating a control signal for causing the multiplexer to select a signal fed back from the summation means if the most significant bit of the addition means is one.
제 2항에 있어서, 상기 부분 나머지 계산수단은 n비트의 데이타를 반전하기 위한 n개의 반전수단; 상기 n비트의 입력 데이타의 최하위 비트를 제외한 상위비트를 논리합하기 위한 논리합수단; 상기 n비트의 입력데이타의 상위 비트와 상기 상위 비트와 이웃하는 하위비트를 각각 논리곱하여n-1개의 제어신호를 발생하기 위한 n-1개의 제어신호 발생수단; 상기 n-1개의 제어신호 각각에 응답하여 상기 반전수단의 출력신호를 발생하거나, 상기 n비트의 입력 데이타의 최하위 비트를 제외한 상위비트를 선택하여 출력하기 위한n-1개의 선택수단들; 및 상기 논리합수단의 출력신호에 응답하여 상기 n개의 반전수단의 최하위 비트 반전수단의 출력 신호를 제외한 반전 출력신호들 및 상기 최하위 비트를 출력하거나, 상기 n-1개의 선택수단들의 출력신호들 및 상기 최하위 비트 반전수단의 출력학 위한 n개의 선택수단을 구비한 것을 특징으로 하는 나머지 계산회로.3. The apparatus of claim 2, wherein the partial residual calculation means comprises n inversion means for inverting n bits of data; An OR unit for performing an OR operation on upper bits excluding the least significant bit of the input data of n bits; N-1 control signal generating means for generating n-1 control signals by logically multiplying the upper bits of the n-bit input data, the lower bits, and the lower-order bits adjacent to each other; N-1 selection means for generating an output signal of the inverting means in response to each of the n-1 control signals or selecting and outputting an upper bit excluding the least significant bit of the n-bit input data; And outputting the least significant bit and the inverted output signals excluding the output signal of the least significant bit inverting means of the n inverting means in response to the output signal of the logical summing means, And n selection means for outputting the output of the least significant bit inverting means.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: It is disclosed by the contents of the first application.