KR970076235A

KR970076235A - Rounding device for minimizing rounding off error

Info

Publication number: KR970076235A
Application number: KR1019960017127A
Authority: KR
Inventors: 김홍규
Original assignee: 김광호; 삼성전자 주식회사
Priority date: 1996-05-21
Filing date: 1996-05-21
Publication date: 1997-12-12
Also published as: KR100192968B1

Abstract

본 발명은 라운딩 오프 에러를 최소화하기 위한 라운딩 장치에 관한 것으로서, 특히 2n 비트 입력값에 대해 하위 n비트를 라운딩하는 장치에 있어서, 하위 n비트들 중 최상위 비트를 제외한 하위 (n-1)비트들에 대해 1의 값을 가진 비트가 적어도 하나 이상 존재하는 가를 검색하여 스티키 비트를 출력하는 스티키 비트 발생수단; 상기 스티키 비트, 하위 n비트들 중 최상위 비트를 입력받아 이 두값을 논리 조합하여 출력된 값의 유무에 따라 라운딩 비트를 출력하는 가산 비트 발생 수단; 및 상기 가산 비트 발생 수단에서 출력되는 라운딩 비트와 상위 n비트들 중 최하위 비트의 값과 더하여서 라운딩된 값을 출력하는 가산 수단을 특징으로 한다.The present invention relates to a rounding apparatus for minimizing a round-off error, and more particularly, to a rounding apparatus for rounding low-order n bits with respect to a 2n-bit input value, wherein the low-order bits (n-1) A sticky bit generating means for detecting whether at least one bit having a value of 1 exists for a predetermined number of bits and outputting a sticky bit; An addition bit generating means for receiving the most significant bit of the sticky bit and the lower n bits and logically combining the two values to output a rounding bit depending on whether there is an output value; And adding means for adding the rounding bits output from the addition bit generating means and the value of the least significant bit among the upper n bits and outputting a rounded value.

따라서, 본 발명에서는 토글 플립플롭의 값이 변하여 하위 비트들이 정확히 중간값이 될 때 상위 16비트에 1을 더하는 확률이 정확히 ½이 되므로 비트 16에 종속적으로 라운딩하지 않게 되므로 해서 라운드 오프 오차를 줄일 수 있다는 효과가 있다.Accordingly, in the present invention, when the value of the toggle flip-flop is changed and the lower bits become exactly the middle value, the probability of adding 1 to the upper 16 bits is exactly ½, so that rounding off error is reduced depending on the bit 16 .

Description

Rounding device for minimizing rounding off error

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음Since this is a trivial issue, I did not include the contents of the text.

제2도는 본 발명에 따른 라운딩 오프 에러를 최소화하기 위한 라운딩 장치.FIG. 2 illustrates a rounding apparatus for minimizing a round-off error according to the present invention.

제3도는 제2도에 도시된 가산비트 발생부의 상세 회로도.FIG. 3 is a detailed circuit diagram of the additive bit generating unit shown in FIG. 2; FIG.

Claims

In an apparatus for rounding n low-order bits with respect to 2n-bit input values, it is determined whether at least one bit having a value of 1 exists for lower (n-1) bits excluding the most significant bit among lower n bits Sticky bit generating means for outputting sticky bits; An addition bit generating means for receiving the most significant bit of the sticky bit and the lower n bits and logically combining the two values to output a rounding bit depending on whether there is an output value; And adding means for adding a rounding bit output from the addition bit generating means and a value of a least significant bit among higher n bits to output a rounded value.

2. The apparatus of claim 1, wherein the additive bit generating means comprises: a logical product gate for logically multiplying the sticky bit value output from the sticky bit generating means and the most significant bit of the lower n bits; A flip-flop for toggling the output in response to an output signal of the AND gate; And selecting means for selecting an output value of the flip-flop and a value of a most significant bit among the n least significant bits in response to an output signal of the AND gate, and outputting the selected value to the adding means. Gt;

※ Note: It is disclosed by the contents of the first application.