Claims (4)
인터럽트 발생원으로 부터 인티럽트 요구 입력을 받아 프로세서에 인터럽트를 요구하고, 프로세서로 부터 인터럽트 응답신호를 받으면 요구 입력의 우선순위에 해당하는 인터럽트 벡터를 발생시키는 인터럽트 제어기에 있어서, 우선순위를 가지는 다수의 인터럽트 요구입력을 받아 라이징에지와 폴링에지를 검출하는 에지검출수단(3); 출력단에 연결된 에지검출수단의 폴링에지 검출동작을 인에이블 또는 디스에이블 시키는 값을 입력하여 저장하는 제1래치수단(1); 출력단에 연결된 에지검출수단의 라이징에지 검출동작을 인에이블 또는 디스에이블시키는 값을 입력하여 저장하는 제2래치 수단(2); 상기 에지검추수단(3)의 출력을 받아 인터럽트를 요구하고, 인터럽트 응답을 받으면 상기 에지검출수단으로 부터 입력된 신호중 가장높은 우선순위의 우선순위 값에 해당하는 인터럽트 벡터를 출력하고 에지검출기수단으로 해당 우선순위 요소를 클리어 시키는 신호를 출력하는 우선순위디코더 및 벡터발생수단(4); 및 상기 우선순위디코더 및 벡터발생수단(4)에서 출력되는 벡터와 조합하여 완전한 인터럽트 벡터를 구성하도록 상위비트의 벡터값을 저장하는 제3래치수단(5)을 구비하여 인터럽트 요구입력이 라이징에지, 폴링에지 또는 양쪽 모두의 에지에서 선택적으로 인티럽트를 발생시킬 수 있는 것을 특징으로 하는 인터럽트제어기.An interrupt controller that receives an interrupt request input from an interrupt source and requests an interrupt from the processor, and generates an interrupt vector corresponding to the priority of the request input when an interrupt response signal is received from the processor. Edge detecting means (3) for receiving a request input and detecting a rising edge and a falling edge; First latch means (1) for inputting and storing a value for enabling or disabling the polling edge detection operation of the edge detection means connected to the output terminal; Second latch means (2) for inputting and storing a value for enabling or disabling the rising edge detection operation of the edge detection means connected to the output terminal; Requests an interrupt by receiving the output of the edge detection means 3, and receives an interrupt response, outputs an interrupt vector corresponding to the priority value of the highest priority among the signals inputted from the edge detection means, and sends it to the edge detector means. Priority decoder and vector generating means (4) for outputting a signal for clearing the priority element; And third latch means (5) for storing the vector value of the upper bit to form a complete interrupt vector in combination with the vector output from the priority decoder and the vector generating means (4). An interrupt controller capable of generating an interrupt selectively at the falling edge or at both edges.
제1항에 있어서, 상기 에지검출수단(3)은 하나의 인러럽트 요구입력에 대하여 폴링에지를 검출하는 제1 플립플롭(31); 상기 하나의 인터럽트 요구입력에 대한 반전된 입력을 받아 라이징에지를 검출하는 제2 플립플롭(32); 상기 제1 및 제2 플립플롭의 출력을 논리곱하여 출력하는 제1 AND 게이트(36); 및 우선 순위디코더 및 벡터발생수단(4)으로 부티 입력된 클리어 신호와 폴링에지 인에이블 또는 라이징에지 인에이블 입력을 논리곱하여 상기 제1 및 제2 플립플롭을 클리어시키는 제2 및 제3 AND 게이트(34,35)를 구비하고 있는 것을 특징으로 하는 인터럽트 제어기.2. An edge detector according to claim 1, wherein said edge detecting means (3) comprises: a first flip-flop (31) for detecting a falling edge with respect to one interrupt request input; A second flip-flop (32) which receives an inverted input for the one interrupt request input and detects a rising edge; A first AND gate (36) for performing an AND operation on the outputs of the first and second flip-flops; And second and third AND gates configured to logically multiply the clear signal input to the priority decoder and the vector generating means 4 with the falling edge enable or rising edge enable input. 34, 35, characterized in that the interrupt controller.
제2항에 있어서, 상기 에지검출수단(3)은 상기 제1 AND 게이트의 출력과 우선순위 디코더 및 벡터발생수단(4)의 콜리어 신호 출력을 논리합하여 상기 제2 및 제3 AND 게이트의 입력단에 인가하는 OR 게이트(37)를 더 포함하고 있는 것을 특징으로 하는 인터럽트 제어기.3. The edge detecting means (3) according to claim 2, wherein the edge detecting means (3) logically combines the output of the first AND gate and the collier signal output of the priority decoder and the vector generating means (4) to the input terminals of the second and third AND gates. And an OR gate (37) to be applied.
제1항 내지 제3항중 어느 한 항에 있어서, 상기 우선순위 디코더 및 벡터발생수단(4)은 에지검출수단(3)으로부티 입력된 우선순위를 가지는 다수의 입력신호 모두를 논리곱하는 제4 AND 게이트(41); 상기 우선순위를 가진 다수의 입력신호들 중에서 액티브된 가장 높은 우선순위 신호의 우선순위를 2진 조합으로 출력하는 우선순위 엔코더(42); 인터럽트 응답 신호를 받으면 우선순위 엔코더로부터 출력퇸 값을 래치하고 래치된 값을 벡터의 일부로 출력하는 제3래치(43); 및 인터럽트 응답신호를 받으면 2진 조합으로 구성된 래치(43) 출력을 입력하여 그 값에 해당하는 신호선을 클리어 시키는 디코더(44)를 구비하고 있는 것을 특징으로 하는 인터럽트 제어기.4. A fourth AND according to any one of the preceding claims, wherein the priority decoder and vector generating means (4) logically multiply all of a plurality of input signals having a priority input to the edge detection means (3). Gate 41; A priority encoder 42 for outputting the priority of the highest priority signal activated among the plurality of input signals having the priority in binary combination; A third latch 43 for latching an output value from a priority encoder and outputting the latched value as part of a vector upon receiving an interrupt response signal; And a decoder (44) for receiving a latch (43) output composed of a binary combination and clearing a signal line corresponding to the value upon receiving an interrupt response signal.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.