Claims (2)
마이크로 프로세서 제어시스템의 상태변화 자동감지회로에 있어서, 외부신호로 부터 시스템을 보호하기 위하여 상기 외부 신호를 시스템에 맞게 버퍼하는 버퍼부(10)와, 상기 버퍼부(10)에 의해 버퍼된 신호의 데이타를 레치하는 데이타 래치(20)부와, 소정의 시간간격을 가진 비교펄스를 발생하는 비교펄스발생부(30)와, 상기 데이타 래치부(20)에 래치된 이전상태의 데이타와 상기 버퍼부(10)에서 버퍼된 새로운 데이타를 상기 비교펄스 발생부의 비교펄스에 의해 소정의 시간간격으로 비교하여 상태의 변화를 인터럽트신호로서 출력하는 상태비교부(40)와, 상기 데이타 래치부(20)의 데이타 및 상기 상태비교부(40)의 출력신호를 입력받아 정보를 처리하는 마이크로 프로세서(50)로 구성됨을 특징으로 하는 마이크로 프로세서 제어시스템의 상태변화 자동감지회로.A state change automatic detection circuit of a microprocessor control system, comprising: a buffer unit (10) for buffering an external signal in accordance with a system in order to protect the system from an external signal, and a signal buffered by the buffer unit (10) A data latch 20 section for latching data, a comparison pulse generation section 30 for generating comparison pulses having a predetermined time interval, data of the previous state latched in the data latch section 20, and the buffer section; A state comparator 40 for comparing the new data buffered at (10) at a predetermined time interval by the comparison pulses of the comparison pulse generator and outputting a change in state as an interrupt signal; Automatic sensing of the state change of the microprocessor control system, characterized in that it comprises a microprocessor 50 for processing the information received from the data and the output signal of the state comparator 40 Circuit.
제1항에 있어서, 상태 비교부(40)가 상기 버퍼부(10)의 버퍼된 데이타를 상기 비교펄스발생부(30)의 비교펄스에 의해 인에이블되어 출력하는제2버퍼와, 상기 데이타 래치부(20)에 래치된 데이타를 상기 비교펄스발생부(30)의 비교펄스에 의해 인에이블되어 출력하는 제3버퍼와, 상기 제2버퍼에서 출력되는 데이타와 상기 제3버퍼에서 출력되는 데이타를 비교하여 상태의 변화를 인터럽트 신호로서 출력하는 익스클루시브 노아게이트로 구성됨을 특징으로 하는 마이크로 프로세서 제어시스템의 상태변화 자동감지회로.The second buffer of claim 1, wherein the state comparison unit 40 enables the buffered data of the buffer unit 10 to be output by the comparison pulses of the comparison pulse generation unit 30, and the data latches. A third buffer for enabling and outputting the data latched in the unit 20 by the comparison pulse of the comparison pulse generating unit 30, data output from the second buffer and data output from the third buffer; An automatic state change detection circuit of a microprocessor control system, characterized in that it comprises an exclusive no-gate that outputs a change in state as an interrupt signal.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.