KR930013936A - SCSI reset circuit - Google Patents

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KR930013936A
KR930013936A KR1019910025594A KR910025594A KR930013936A KR 930013936 A KR930013936 A KR 930013936A KR 1019910025594 A KR1019910025594 A KR 1019910025594A KR 910025594 A KR910025594 A KR 910025594A KR 930013936 A KR930013936 A KR 930013936A
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reset
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KR1019910025594A
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Inventor
신혁상
Original Assignee
정용문
삼성전자 주식회사
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Abstract

본 발명은 SCSI(Small Computer System Interface)로 인터페이스하는 모든 시스템과 MODD등에 사용되는 SCSI리세트(Reset)회로에 관한 것으로, 특히 마이크로 컴퓨터 시스템 인터페이스(SCSI)상에서 리셋신호를 감지할때 노이즈 등에 의한 신호로 인터페이스하고 있는 시스템에 리세트가 안되도록 방지하여 리세트 신호에 의해서만 시스템이 리세트되도록 한 리세트회로에 관한 것이다.The present invention relates to a SCSI reset circuit used for all systems and a MODD interface to a SCSI (Small Computer System Interface), in particular, when a reset signal is detected on a micro computer system interface (SCSI), the signal caused by noise, etc. The present invention relates to a reset circuit that prevents the system from being reset in the system interfaced with the system so that the system is reset only by the reset signal.

종래에는 SCSI버스상에서 리세트신호를 즉 최소한 25μsec이상의 리세트신호를 SCSI콘트롤러 칩 리세트단자(MR)에 그대로 연결해 주면 SCSI콘트롤러 칩이 7μsec 이하에서 잡음(noise) 또는 오동작(glitch)등의 펄스로도 리세트된다. 이와같이 종래에는 SCSI버스상의 리세트 신호를 그대로 SCSI콘트롤러의 칩 리세트단자 (MR)에 연결시킴으로써 발생되는 잡음이나 오동작에 의해서도 리세트되는 상황과 이를 보완하고자 트랜지스터나 다이오드 등으로 설계된 회로에서 발생되는 전자파 및 부품의 증가로 인해 회로구성이 복잡해 지는 문제점이 있었다. 본 발명은 플립플롭과 낸드게이트로 구성된 간단한 시프트레지스터에 의하여 SCSI상에서의 리세트신호가 잡음이나 오동작등에 의하여 인터페이스 되어 있는 시스템을 리세트 시키지 않고 리세트신호에 의해서만 SCSI콘트롤러의 칩단자를 리세트시킬 수 있도록 SCSI의 리세트회로를 제공하는 것이다.Conventionally, if the reset signal on the SCSI bus, that is, at least 25μsec or more, is connected to the SCSI controller chip reset terminal (MR) as it is, the SCSI controller chip may generate pulses such as noise or malfunction at 7μsec or less. Is also reset. As described above, the reset signal on the SCSI bus is also reset by noise or malfunction caused by connecting the chip reset terminal (MR) of the SCSI controller as it is, and electromagnetic waves generated from a circuit designed with a transistor or a diode to compensate for this. And there is a problem that the circuit configuration becomes complicated due to the increase in parts. According to the present invention, a simple shift register composed of a flip-flop and a NAND gate is used to reset the chip terminal of the SCSI controller only by the reset signal without resetting the system where the reset signal on the SCSI interface is caused by noise or malfunction. It is to provide SCSI reset circuit.

Description

SCSI의 리세트회로SCSI reset circuit

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음As this is a public information case, the full text was not included.

제1도는 본 발명인 SCSI의 리세트회로 구성도를 나타낸 도면,1 is a diagram showing the configuration of the reset circuit of the SCSI of the present invention;

제2도는 본 발명에서의 설명을 위한 신호파형도로서, (A)는 리세트(Reset)신호가 7μsec로 유지되어 낸드게이트의 출력에 리세트 펄스신호가 만들어진 경우를 나타낸 신호파형도, (B)는 리세트신호의 입력이 6μsec의 폭을 가지고 들어온 잡음이나 오동작(glitch)일 경우 낸드게이트의 출력이 하이로 되어 SCSI콘트롤러 칩 리세트단자(MR)가 리세트상태가 안되는 경우를 나타낸 신호파형도.2 is a signal waveform diagram for explaining the present invention, (A) is a signal waveform diagram showing a case where a reset pulse signal is generated at the output of the NAND gate while the reset signal is maintained at 7 µsec. ) Is a signal waveform that indicates that the SCSI controller chip reset terminal (MR) cannot be reset because the output of the NAND gate becomes high when the input of the reset signal is noise or malfunction that has a width of 6 μsec. Degree.

Claims (2)

리세트신호를 출력하는 마이크로컴퓨터(10)와, 리세트신호를 포함하는 SCSI line(20)과, 7μsec이하에서의 잡음이나 오동작에 의해서도 리세트되는 SCIC(30)를 포함하는 SCSI의 리세트회로에 있어서, 리세트신호를 내보내는 SCSI line(20)과 7μsec이하에서의 잡음이나 오동작에 의해서도 리세트되는 SCIC(30)사이에 리세트신호를 인버트시키는 인버터(INT)와 인버트된 신호를 제어하여 최소한 7μsec이상의 리세트신호에 의해서만 SCIC(30)를 리세트되게 하고, 7μsec이상의 리세트신호나 노이즈에 의해서는 SCSIC가 리세트되지 않도록 시프트레지스터수단(SR)을 연결하여 구성한 것을 특징으로 하는 SCSI의 리세트회로.A SCSI reset circuit including a microcomputer 10 for outputting a reset signal, a SCSI line 20 including a reset signal, and a SCIC 30 that is reset even by noise or malfunction in 7 μsec or less. Inverter (INT) for inverting the reset signal and the inverted signal are controlled between the SCSI line (20) that emits the reset signal and the SCIC (30) that is reset even by noise or malfunction in 7 μsec or less. The SCIC 30 is reset by only a reset signal of 7 μsec or more, and the shift register means SR is connected so that the SCSIC is not reset by a reset signal or noise of 7 μsec or more. Set circuit. 제1항에 있어서, 상기 시프트레지스터 수단(SR)은 플립플롭(FF)과 상기 플립플롭(FF)으로부터 신호를 입력받아 SCIC(30)의 칩단자(MR)를 리세트시키거나 리세트되지 않도록 하기 위하여 하이, 로우신호를 출력하는 낸드 게이트(NAND)로 구성됨을 특징으로 하는 SCSI의 리세트회로.The method of claim 1, wherein the shift register means SR receives a signal from the flip-flop FF and the flip-flop FF so as not to reset or reset the chip terminal MR of the SCIC 30. The reset circuit of SCSI, characterized by consisting of a NAND gate (NAND) for outputting high and low signals. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.
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