Claims (2)
8비트의 데이타를 병렬로 입력하여 쉬프트하기 위한 4개의 직렬 연결된 제1, 2, 3, 4의 8비트 병렬 레지스터들 ; 상기 8비트 병렬 레지스터들중 제4레지스터의 출력신호들과 상기 8비트의 데이타를 각각 배타논리합하기 위한 제1배타논리합수단 ; 상기 제4레지스터의 출력신호들 또는 상기 제1배타논리합 수단의 출력신호들을 선택하여 제1, 2, 3, 4, 5, 6, 7, 및 8궤환 신호를 출력하기 위한 제1선택수단 ; 상기 제1선택수단의 궤환 신호들을 배타 논리합하기 위한 제2배타논리합수단 ; 상기 제2배타논리합 수단과 상기 제3궤환 신호, 상기 제1 및 제4궤환신호, 상기 제2 및 제5궤횐 신호, 상기 제3 및 제6궤환 신호, 상기 제4 및 제7궤환 신호를 각각 배타논리합하기 위한 제3배타논리합 수단 ; 상기 8비트 데이타의 각각과 상기 제2배타논리합수단의 출력신호, 상기 제2궤환 신호, 및 상기 제3배타논리합수단의 출력신호들을 각각 배타논리합하여 상기 제1레지스터로 입력하기 위한 제4배타논리합 수단 ; 상기 제5 및 제8궤환 신호를 배타논리합하기 위한 제5배타논리합 수단 ; 상기 제1레지스터의 제1, 2, 3, 및 4출력신호들과 상기 제5배타논리합 수단의 출력신호, 상기 제3, 제6, 및 제8궤환 신호들을 각각 배타논리합하고, 상기 배타논리합된 신호들 및 제1레지스터의 제5, 6, 7출력신호 및 상기 제1레지스터의 제8출력신호와 상기 제2배타논리합 수단의 출력신호를 배타논리합한 신호를 각각 제2레지스터로 입력하기 위한 제6배타논리합 수단 ; 상기 제1, 2, 3, 4, 5, 6, 7, 및 8궤환 신호들과 상기 제2레지스터의 출력신호들을 각각 배타논리합하여 상기 제3레지스터로 입력하기 위한 제7배타논리합 수단 ; 상기 제3레지스터의 제1, 2, 3, 4, 5, 6 및 7출력신호들, 및 상기 제2배타논리합 수단의 출력신호와 상기 제3레지스터의 제8출력신호를 배타논리합한 신호를 상기 제4레지스터로 입력하기 위한 제8배타논리합 수단 ; 및 상기 제1, 2, 3, 및 4레지스터들의 출력신호들을 비논리합하고, 상기 비논리합된 신호를 논리곱하여 최종적인 출력신호를 발생하기 위한 출력수단을 구비한 것을 특징으로 하는 8비트 병렬 CRC엔코더.Four serially connected first, second, third, and fourth 8-bit parallel registers for inputting and shifting 8-bit data in parallel; First exclusive logic means for exclusively logically combining the output signals of a fourth register and the eight bits of data among the eight bit parallel registers; First selecting means for selecting first output signals of the fourth register or output signals of the first exclusive logic means and outputting first, second, third, fourth, fifth, sixth, seventh and eighth feedback signals; Second exclusive logic means for exclusive ORing the feedback signals of the first selection means; The second exclusive logic means, the third feedback signal, the first and fourth feedback signals, the second and fifth feedback signals, the third and sixth feedback signals, and the fourth and seventh feedback signals, respectively. Third exclusive logical sum means for exclusive logical sum; A fourth exclusive logic for inputting each of the 8-bit data and the output signal of the second exclusive logic means, the second feedback signal, and the output signals of the third exclusive logic means, respectively, and inputting the same to the first register. Way ; Fifth exclusive logic means for exclusive logic combining the fifth and eighth feedback signals; Exclusively sum the first, second, third, and fourth output signals of the first register, the output signal of the fifth exclusive logic means, and the third, sixth, and eighth feedback signals, respectively, A second register for inputting the signals, the fifth, sixth and seventh output signals of the first register and the eighth output signal of the first register and the output signal of the second exclusive logic means to the second register, respectively; 6-double logic means; Seventh exclusive logic means for exclusively logically combining the first, second, third, fourth, fifth, sixth, seventh and eighth feedback signals and the output signals of the second register to input the third register to the third register; A signal obtained by exclusively combining the first, second, third, fourth, fifth, sixth and seventh output signals of the third register and the output signal of the second exclusive logic means and the eighth output signal of the third register; Eighth exclusive logic sum means for inputting into the fourth register; And output means for non-logically summing the output signals of the first, second, third, and fourth registers, and for generating a final output signal by logically multiplying the non-logically-signaled signal.
소정비트의 입력데이타를 병렬로 입력하여 쉬프트하기 위한 소정수의 직렬 연결된 소정비트 병렬 레지스터들 ; 디코딩시에는 상기 조성비트 병렬 레지스터들중 마지막단의 레지스터의 출력신호들을 궤환 신호로 출력하고 엔코딩시에는 상기 소정비트의 입력데이타와 상기 마지막단의 레지스터의 출력신호를 각각 배타논리합한 신호를 궤환입력신호로 출력하기 위한 선택수단 ; 상기 입력데이타에 소정차수를 곱하고 상기 곱한신호를 생성 다항식으로 나눈 나머지들을 이용하여 입력 데이타의 각 자리수의 궤환 입력신호들을 구하고, 엔코딩시에는 상기 선택수단에 의해서 선택된 신호를 배타논리합하여 상기 제1레지스터의 각 자리수에 해당하는 입력신호들을 발생하고, 디코딩시에는 상기 소정비트의 입력데이타의 각각과 상기 제1레지스터의 각 자리수에 해당하는 입력신호를 배타논리합하여 상기 제1레지스터의 각 자리수에 해당하는 입력신호를 발생하기 위한 제1궤환수단 ; 및 상기 제1, 2, 및 3레지스터의 출력신호들의 각각과 상기 제1선택수단에 의해서 선택된 신호들을 이용하여 각 자리수에 해당하는 궤환 입력신호들을 발생하여 상기 제2, 3, 및 4레지스터들로 입력하기 위한 제2궤환수단을 구비한 것을 특징으로 하는 병렬 CRC엔코더.A predetermined number of serially connected predetermined bit parallel registers for inputting and shifting a predetermined bit of input data in parallel; During decoding, the output signals of the last register among the composition bit parallel registers are output as feedback signals, and when encoding, the signals obtained by exclusively logically combining the input data of the predetermined bits and the output signals of the last registers are inputted. Selection means for outputting as a signal; The feedback data of each digit of the input data are obtained by multiplying the input data by a predetermined order and dividing the multiplied signal by the generated polynomial. Generates input signals corresponding to the respective digits of, and when decoding, exclusively combines each of the input data of the predetermined bit and each digit of the first register to correspond to each digit of the first register. First feedback means for generating an input signal; And generating feedback input signals corresponding to each digit by using each of the output signals of the first, second, and third registers and the signals selected by the first selection means to generate the second, third, and fourth registers. And a second feedback means for inputting the parallel CRC encoder.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.