KR200232068Y1 - 2's complement converter for high speed operation - Google Patents
2's complement converter for high speed operation Download PDFInfo
- Publication number
- KR200232068Y1 KR200232068Y1 KR2019980020666U KR19980020666U KR200232068Y1 KR 200232068 Y1 KR200232068 Y1 KR 200232068Y1 KR 2019980020666 U KR2019980020666 U KR 2019980020666U KR 19980020666 U KR19980020666 U KR 19980020666U KR 200232068 Y1 KR200232068 Y1 KR 200232068Y1
- Authority
- KR
- South Korea
- Prior art keywords
- bit data
- complement
- receiving
- logical
- output
- Prior art date
Links
Abstract
본 고안은 2의 보수로 변환하고자하는 이진수를 소정의 비트 단위로 나누어 상기 단위별로 2의 보수 변환 동작을 수행함으로써 지연 경로를 줄인 고속 동작을 위한 2의 보수 변환 장치를 제공하기 위한 것으로, 이를 위해 본 고안은 N비트로 이루어진 이진수를 2의 보수로 변환하기 위한 2의 보수 변환 장치에 있어서, 상기 N비트의 이진수를 M비트로 각각 나누어 입력받아 소정의 논리 연산 동작을 수행하는 적어도 하나의 논리 연산 수단; 상기 M비트를 입력받아 논리합하는 적어도 하나의 논리합 수단; 및 상기 논리합 수단으로부터의 출력 신호에 응답하여 상기 논리 연산 수단으로부터의 출력 데이터 및 반전된 상기 M비트 데이터 중 하나를 선택하여 상기 이진수의 2의 보수로 출력하는 적어도 하나의 선택 수단을 포함한다.The present invention is to provide a two's complement conversion apparatus for high-speed operation by reducing the delay path by dividing a binary number to be converted to two's complement by a predetermined bit unit and performing a two's complement conversion operation for each unit. The present invention provides a two's complement conversion apparatus for converting a binary number consisting of N bits into two's complement, comprising: at least one logical operation means for receiving a binary input of the N bits divided by M bits and performing a predetermined logical operation operation; At least one OR unit which receives the M bits and performs OR; And at least one selecting means for selecting one of the output data from the logic calculating means and the inverted M-bit data in response to the output signal from the logical sum means and outputting the two's complement of the binary number.
Description
본 고안은 산술 장치(arithmetic unit)에 관한 것으로, 특히 이진수(binary number)를 2의 보수로 변환시키는 2의 보수 변환 장치에 관한 것이다.The present invention relates to an arithmetic unit, and more particularly, to a two's complement converter for converting a binary number to two's complement.
일반적으로, 임의의 이진수를 2의 보수로 변환시키는 방법에는 두 가지가 있다. 첫 번째 방법은 이진수의 최하위 비트(Least Significant Bit, 이하 LSB라 함)로부터 비트 스캔하여 최초로 "1"이 나올때까지 이진수의 비트값 그대로를 출력하고, 최초의 "1" 그 다음 비트부터는 이진수의 비트값을 반전시켜 출력하는 방법이다. 예를 들어, 8비트 이진수 "1010 0000"을 2의 보수로 변환시킬 때 LSB로부터 연속되는 "0"의 값을 가지는 제1 내지 제5 비트와 최초의 "1"의 값을 가지는 제6 비트는 그대로 출력하고(즉 "10 0000"), 나머지 비트의 값은 반전시켜 "1"로 출력하여 최종적으로 이진수 "1010 0000"의 2의 보수 "0110 0000"을 출력한다. 도 1은 상기의 첫 번째 변환 방법을 회로로 구현한 2의 보수 변환 회로이다.In general, there are two ways to convert an arbitrary binary number to two's complement. The first method scans a bit from the least significant bit (Least Significant Bit) of the binary number (hereinafter referred to as LSB) and outputs the bit value of the binary number until the first "1" appears, and then the bit of the binary number from the first bit after the first "1". This is the method of inverting the value and outputting it. For example, when converting the 8-bit binary "1010 0000" into two's complement, the first to fifth bits having a value of "0" consecutive from the LSB and the sixth bit having a value of the first "1" It outputs as it is (i.e., "10 0000"), and inverts the value of the remaining bits to output "1", finally outputting two's complement "0110 0000" of the binary number "1010 0000". 1 is a two's complement conversion circuit in which the first conversion method is implemented as a circuit.
다음으로, 두 번째 방법은 변환하고자하는 이진수의 모든 비트를 먼저 반전시킨 후 "1"을 가산하여 2의 보수로 변환하는 방법이다. 예를 들어, 8비트 이진수 "1010 0000"을 2의 보수로 변환시키는 경우 이진수의 모든 비트를 반전하고(즉, "0101 1111") 그 다음 "1"을 가산하여 최종적으로 2의 보수화된 "0110 0000"을 출력한다. 도 2는 상기의 두 번째 변환 방법을 회로로 구현한 2의 보수 변환 회로이다.Next, the second method is to invert all bits of the binary number to be converted first, and then add "1" to convert to two's complement. For example, if you convert an 8-bit binary "1010 0000" to two's complement, invert all the bits of the binary (that is, "0101 1111") and then add "1" to finally complement the two's complemented "0110." Outputs 0000 ". 2 is a two's complement conversion circuit in which the second conversion method is implemented as a circuit.
상기와 같은 종래의 이러한 2의 보수 변환 회로들은 변환하고자 입력되는 이진수로부터 변환되어 출력되는 2의 보수를 출력하기까지, 이진수의 모든 비트를 스캔하거나 "1"의 가산 동작을 수행함으로 인해 지연 경로(delay path)가 길어져 고속의 동작을 요구하는 연산 장치 및 시스템에 사용하기 어려운 문제가 있었다.The conventional two's complement conversion circuits as described above have a delay path (scanning all bits of binary numbers or performing an addition operation of "1" from the binary input to be converted to outputting the two's complement). There is a problem that it is difficult to use in computing devices and systems that require high speed operation due to a long delay path.
본 고안은 상기 문제점을 해결하기 위하여 안출된 것으로써, 2의 보수로 변환하고자하는 이진수를 소정의 비트 단위로 나누어 상기 단위별로 2의 보수 변환 동작을 수행함으로써 지연 경로를 줄인 고속 동작을 위한 2의 보수 변환 장치를 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems, by dividing a binary number to be converted to two's complement by a predetermined bit unit, and performing two's complement conversion operation for each unit, thereby reducing the delay path. The object is to provide a complementary converter.
도 1은 종래의 2의 보수 변환 회로도.1 is a conventional two's complement conversion circuit diagram.
도 2는 종래의 또다른 2의 보수 변환 회로도.2 is another conventional two's complement conversion circuit diagram.
도 3은 본 고안에 따른 2의 보수 변환 회로의 일실시 회로도.3 is an exemplary circuit diagram of a two's complement conversion circuit according to the present invention;
도 4는 본 고안에 따른 상기 도 3 내부의 연산 블록의 일실시 회로도.Figure 4 is a circuit diagram of one embodiment of the operation block in Figure 3 according to the present invention.
* 도면의 주요 부분에 대한 설명* Description of the main parts of the drawing
BL0 내지 BL3 : 연산 블록BL0 to BL3: operation block
30, 32, 34, 54, 58 : 논리합 게이트30, 32, 34, 54, 58: logical sum gate
38, 42, 46 : 멀티플렉서38, 42, 46: multiplexer
36, 40, 44 : 인버터36, 40, 44: inverter
52, 56, 60 : 배타적 논리합 게이트52, 56, 60: exclusive OR gate
상기 목적을 달성하기 위한 본 고안은 N비트로 이루어진 이진수를 2의 보수로 변환하기 위한 2의 보수 변환 장치에 있어서, 상기 N비트의 이진수를 M비트로 각각 나누어 입력받아 소정의 논리 연산 동작을 수행하기 위한 적어도 하나의 논리 연산 수단; 상기 M비트를 입력받아 논리합하기 위한 적어도 하나의 논리합 수단; 및 상기 논리합 수단으로부터의 출력 신호에 응답하여 상기 논리 연산 수단으로부터의 출력 데이터 및 반전된 상기 M비트 데이터 중 하나를 선택하여 상기 이진수의 2의 보수로 출력하기 위한 적어도 하나의 선택 수단을 포함하여 이루어진다.The present invention for achieving the above object in the two's complement conversion apparatus for converting a binary number consisting of N bits to two's complement, for receiving a binary input of the N bits divided by M bits respectively to perform a predetermined logical operation operation At least one logical computing means; At least one OR unit for receiving and M ORing the M bits; And at least one selecting means for selecting one of the output data from the logic calculating means and the inverted M bit data in response to the output signal from the logical sum means and outputting the two's complement of the binary number. .
또한, 본 고안은 16비트로 이루어진 이진수를 2의 보수로 변환하기 위한 2의 보수 변환 장치에 있어서, 상기 이진수의 최하위 제1 내지 제4 비트 데이터를 입력받아 소정의 논리 연산 동작을 수행하여 상기 2의 보수의 최하위 제1 내지 제4 비트 데이터를 출력하기 위한 제1 논리 연산 수단; 상기 제1 내지 제4 비트 데이터를 입력받아 논리합하기 위한 제1 논리합 수단; 상기 제4 비트 데이터의 그 다음 상위 비트 데이터인 제5 비트 내지 제8 비트 데이터를 입력받아 소정의 논리 연산 동작을 수행하기 위한 제2 논리 연산 수단; 상기 제1 논리합 수단으로부터의 출력 신호에 응답하여 상기 제2 논리 연산 수단으로부터 출력되는 데이터 및 반전된 상기 제5 비트 내지 제8 비트 데이터 중 하나를 선택하여 상기 2의 보수의 제5 비트 내지 제8 비트 데이터로 출력하기 위한 제1 선택 수단; 상기 제8 비트 데이터의 그 다음 상위 비트 데이터인 제9 비트 내지 제12 비트 데이터 및 상기 제1 논리합 수단으로부터의 출력 신호를 입력받아 논리합하기 위한 제2 논리합 수단; 상기 제9 비트 내지 제12 비트 데이터를 입력받아 소정의 논리 연산 동작을 수행하기 위한 제3 논리 연산 수단; 상기 제2 논리합 수단으로부터의 출력 신호에 응답하여 상기 제3 논리 연산 수단으로부터 출력되는 데이터 및 반전된 상기 제9 비트 내지 제12 비트 데이터 중 하나를 선택하여 상기 2의 보수의 제9 비트 내지 제12 비트 데이터로 출력하기 위한 제2 선택 수단; 상기 제12 비트 데이터의 그 다음 상위 비트 데이터인 제13 비트 내지 제16 비트 데이터 및 상기 제2 논리합 수단으로부터의 출력 신호를 입력받아 논리합하기 위한 제3 논리합 수단; 상기 제13 비트 내지 제16 비트 데이터를 입력받아 소정의 논리 연산 동작을 수행하기 위한 제4 논리 연산 수단; 및 상기 제3 논리합 수단으로부터의 출력 신호에 응답하여 상기 제4 논리 연산 수단으로부터 출력되는 데이터 및 반전된 상기 제13 비트 내지 제16 비트 데이터 중 하나를 선택하여 상기 2의 보수의 제13 비트 내지 제16 비트 데이터로 출력하기 위한 제3 선택 수단을 포함하여 이루어진다.In addition, the present invention is a two's complement conversion device for converting a binary number consisting of 16 bits to two's complement, the input of the least significant first to fourth bit data of the binary to perform a predetermined logical operation operation of the two First logical computing means for outputting the least significant first to fourth bit data of the complement; First logical OR means for receiving and ORing the first to fourth bit data; Second logical operation means for receiving a fifth to eighth bit data, which is the next higher bit data of the fourth bit data, to perform a predetermined logical operation; Selecting one of the data output from the second logic operation means and the inverted fifth to eighth bit data in response to the output signal from the first AND logic means; First selection means for outputting as bit data; Second logical sum means for receiving and ORing the ninth to twelfth bit data which is the next higher bit data of the eighth bit data and the output signal from the first AND; Third logical operation means for receiving the ninth to twelfth bit data to perform a predetermined logical operation; Selecting one of the data output from the third logic operation means and the inverted ninth to twelfth bit data in response to the output signal from the second AND logic means; Second selection means for outputting as bit data; Third logical sum means for receiving and ORing the thirteenth through sixteenth bit data, which is the next higher bit data of the twelfth bit data, and the output signal from the second AND; Fourth logical operation means for receiving the thirteenth through sixteenth bit data and performing a predetermined logical operation; And selecting thirteenth to sixth bits of the two's complement by selecting one of data output from the fourth logical operation means and inverted thirteenth to sixteenth bit data in response to an output signal from the third logical sum means. And third selecting means for outputting as 16 bit data.
이하, 도면을 참조하여 본 고안의 일실시예를 상세히 설명한다.Hereinafter, an embodiment of the present invention will be described in detail with reference to the drawings.
도 3은 본 고안에 따른 2의 보수 변환 회로의 일실시 회로도로서, 16비트의 이진수(b[15:0])를 4비트씩 나누어 4개의 연산 블록(BL0 내지 BL3)을 통해 2의 보수 변환을 수행한다.3 is an exemplary circuit diagram of a two's complement conversion circuit according to the present invention. The two's complement conversion is performed through four operation blocks BL0 to BL3 by dividing 16-bit binary numbers b [15: 0] by four bits. Do this.
도 3을 참조하면, 2의 보수 변환 회로는 이진수의 최하위 4비트(b[3:0])를 입력받아 소정의 논리 연산 동작을 통해 2의 보수로 변환된 최하위 4비트 데이터(out[3:0])를 출력하는 연산 블록(BL0)과, 이진수의 최하위 4비트(b[3:0])를 입력받아 논리합하는 논리합 게이트(30)와, 이진수의 그 다음 4비트(b[7:4])를 입력받아 소정의 논리 연산 동작을 수행하는 연산 블록(BL1)과, 이진수의 그 다음 4비트(b[7:4])를 입력받아 반전하는 인버터(36)와, 상기 논리합 게이트(30)로부터의 출력 신호에 응답하여 상기 연산 블록(BL1)으로부터 출력되는 데이터 및 상기 인버터(36)로부터 출력되는 반전된 데이터 중 하나를 선택하여 2의 보수로 변환된 그 다음 4비트 데이터(out[7:4])로 출력하는 멀티플렉서(38)와, 이진수의 그 다음 4비트(b[7:4]) 및 상기 논리합 게이트(30)로부터의 출력 신호를 입력받아 논리합하는 논리합 게이트(32)와, 이진수의 그 다음 4비트 데이터(b[11:8])를 입력받아 소정의 논리 연산 동작을 수행하는 연산 블록(BL2)과, 이진수의 그 다음 4비트 데이터(b[11:8])를 입력받아 반전하는 인버터(40)와, 상기 논리합 게이트(32)로부터의 출력 신호에 응답하여 상기 연산 블록(BL2)으로부터 출력되는 데이터 및 상기 인버터(40)로부터 출력되는 반전된 데이터 중 하나를 선택하여 2의 보수로 변환된 그 다음 4비트 데이터(out[11:8])로 출력하는 멀티플렉서(42)와, 이진수의 그 다음 4비트(b[11:8]) 및 상기 논리합 게이트(32)로부터의 출력 신호를 입력받아 논리합하는 논리합 게이트(34)와, 이진수의 그 다음 4비트 데이터(b[15:12])를 입력받아 소정의 논리 연산 동작을 수행하는 연산 블록(BL3)과, 이진수의 그 다음 4비트 데이터(b[15:12])를 입력받아 반전하는 인버터(44)와, 상기 논리합 게이트(34)로부터의 출력 신호에 응답하여 상기 연산 블록(BL3)으로부터 출력되는 데이터 및 상기 인버터(44)로부터 출력되는 반전된 데이터 중 하나를 선택하여 2의 보수로 변환된 그 다음 4비트 데이터(out[15:12])로 출력하는 멀티플렉서(46)로 이루어진다.Referring to FIG. 3, the two's complement converter circuit receives the least significant four bits (b [3: 0]) of binary numbers and converts the least significant four bits of data (out [3 :) to a two's complement through a predetermined logical operation. 0]), the operation block BL0 for outputting, the OR gate 30 for receiving and ORing the least significant 4 bits (b [3: 0]) of the binary number, and the next 4 bits (b [7: 4) of the binary number. ]), An arithmetic block BL1 for receiving a predetermined logic operation, an inverter 36 for receiving and inverting the next four bits (b [7: 4]) of binary numbers, and the logical sum gate 30 In response to an output signal from the next one of the data output from the arithmetic block BL1 and the inverted data output from the inverter 36 and converted to two's complement, and then the four-bit data out [7 4)), the next four bits of the binary number (b [7: 4]), and the output signal from the OR gate 30. A logic block gate 32 for receiving and ORing, an operation block BL2 for receiving the next four-bit data b [11: 8] of binary number, and performing a predetermined logical operation operation, and the next four bits of binary number. From the inverter 40 which receives the data b [11: 8] and inverts it, the data output from the operation block BL2 in response to the output signal from the OR gate 32 and the inverter 40. A multiplexer 42 which selects one of the inverted data to be output and converts it to two's complement and then outputs the 4-bit data (out [11: 8]), and the next four bits of the binary number (b [11: 8]. ]) And a logic sum gate 34 that receives and outputs an output signal from the OR gate 32 and the next 4-bit data b [15:12] of binary digits, and performs a predetermined logic operation. Receive the operation block BL3 and the next 4-bit data b [15:12] of binary number, and invert it. Is a complement of two by selecting one of the inverter 44, the data output from the operation block BL3 and the inverted data output from the inverter 44 in response to the output signal from the OR gate 34. It consists of a multiplexer 46 which is then converted into and outputs the next 4-bit data (out [15:12]).
이때, 각 멀티플렉서(38, 42 및 46)는 각각의 선택 신호(즉, 논리합 게이트(30, 32 및 34)로부터 출력되는 신호)가 "0"인 경우 각각의 연산 블록(BL1 내지 BL3)으로부터 출력되는 데이터를 선택하여 출력하고, "1"인 경우 각각의 인버터(36, 40 및 44)로부터 출력되는 반전된 데이터를 선택하여 출력한다.At this time, each of the multiplexers 38, 42, and 46 outputs from the respective operation blocks BL1 to BL3 when the respective selection signals (i.e., signals output from the OR gates 30, 32, and 34) are "0". Selects and outputs data, and in the case of "1", inverted data output from each of the inverters 36, 40, and 44 is selected and output.
도 4는 상기 도 3의 연산 블록(BL0 내지 BL3)의 내부 회로도이다.FIG. 4 is an internal circuit diagram of the operation blocks BL0 to BL3 of FIG. 3.
도 4를 참조하면, 각각의 연산 블록(BL0 내지 BL3)은 각각, 이진수의 4비트 데이터(bi 내지 bi+1) 중 bi를 입력받아 출력 데이터(outi)로 내보내는 버퍼(50)와, bi 및 bi+1을 입력받아 배타적 논리합하여 출력 데이터(outi+1)로 내보내는 배타적 논리합게이트(52)와, bi 및 bi+1을 입력받아 논리합하는 논리합게이트(54)와, 상기 논리합게이트(54)로부터의 출력 및 bi+2를 입력받아 배타적 논리합하여 출력 데이터(outi+2)로 내보내는 배타적 논리합게이트(56)와, bi 내지 bi+2를 각각 입력받아 논리합하는 논리합게이트(58)와, 상기 논리합게이트(58)로부터의 출력 및 bi+3을 입력받아 배타적 논리합하여 출력 데이터(outi+3)로 내보내는 배타적 논리합게이트(60)로 이루어진다.Referring to FIG. 4, each of the operation blocks BL0 to BL3 includes a buffer 50 which receives bi of binary 4-bit data bi to bi + 1 and outputs it as output data outi, and bi and an exclusive logical sum gate 52 which receives bi + 1 and receives an exclusive OR and outputs it to output data outi + 1, a logical sum gate 54 that receives bi and bi + 1 and ORs it from the logical sum gate 54 An exclusive logical sum gate 56 for receiving the output and bi + 2 of the output and bi + 2 and outputting it as output data outi + 2, a logical sum gate 58 for receiving the logical values of bi to bi + 2, and the logical sum gate 58; It consists of an exclusive OR gate 60 which receives the output from (58) and bi + 3 and takes an exclusive OR and outputs it to the output data outi + 3.
다음으로, 도 3 및 도 4를 참조하여 이진수의 2의 보수로의 변환 동작을 상세히 설명한다.Next, referring to Figs. 3 and 4, the operation of converting a binary number to two's complement is explained in detail.
먼저, 2의 보수로 변환시키기 위한 16비트 이진수를 "1001 1010 1011 0000"으로 입력한다. 연산 블록(BL0)은 16비트 이진수 중 제1 내지 제4 비트 데이터 "0"을 입력받아 2의 보수로 변환된 데이터의 제1 내지 제4 비트 데이터(out[3:0])로 "0"을 출력한다. 그리고, 연산 블록(BL1)은 제5 비트 내지 제8 비트 데이터 "1011"을 입력받아 "101"을 출력하고, 멀티플렉서(38)는 논리합 게이트(30)로부터 출력되는 "0" 신호에 의해 연산 블록(BL1)으로부터 출력되는 "101"을 선택하여 2의 보수로 변환된 데이터의 제5 내지 제8 비트 데이터(out[7:4])로 출력한다.First, a 16-bit binary number for converting to two's complement is inputted as "1001 1010 1011 0000". The arithmetic block BL0 receives the first through fourth bit data "0" of the 16-bit binary, and converts it to the first through fourth bit data out [3: 0] of the two's complement. Outputs The operation block BL1 receives the fifth to eighth bit data "1011" and outputs "101", and the multiplexer 38 receives the operation block by the "0" signal output from the OR gate 30. &Quot; 101 " outputted from BL1 is selected and output as fifth to eighth bit data out [7: 4] of data converted to two's complement.
다음으로, 논리합 게이트(32)로부터 출력되는 "1" 신호에 따라 멀티플렉서(42)는 인버터(40)로부터 출력되는 반전된 "101"을 선택하여 2의 보수로 변환된 데이터의 제9 내지 제12 비트 데이터(out[11:8])로 출력한다.Next, the multiplexer 42 selects the inverted " 101 " output from the inverter 40 in accordance with the " 1 " signal output from the OR gate 32, and ninth through twelfth of the data converted into two's complement. Output as bit data out [11: 8].
마지막으로, 논리합 게이트(34)로부터 출력되는 "1" 신호에 따라 멀티플렉서(46)는 인버터(44)로부터 출력되는 반전된 "110"을 선택하여 2의 보수로 변환된 데이터의 제13 내지 제16 비트 데이터(out[15:12])로 출력한다.Finally, in response to the " 1 " signal output from the OR gate 34, the multiplexer 46 selects inverted " 110 " Output as bit data (out [15:12]).
따라서, 16비트 이진수 "1001 1010 1011 0000"을 2의 보수화한 출력 데이터(out[15:0]) "0110 0101 0101 0000"으로 변환하게 된다.Therefore, the 16-bit binary number "1001 1010 1011 0000" is converted into two's complementary output data (out [15: 0]) "0110 0101 0101 0000".
본 고안의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 고안의 기술 분야의 통상의 전문가라면 본 고안의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to the above-described preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, a person of ordinary skill in the art will appreciate that various embodiments are possible within the scope of the technical idea of the present invention.
상기와 같이 이루어지는 본 고안은, 다비트로 이루어진 이진수를 소정 비트의 단위 블록으로 나누어 2의 보수로 변환시킴으로써 지연 경로를 줄여 동작 속도를 개선시킬 수 있는 탁월한 효과가 있다. 또한, 본 고안의 2의 보수 변환 회로는 빠른 동작 속도를 필요로하는 곱셈기 및 연산기능을 필요로 하는 시스템에 적용되어 곱셈기 및 시스템의 성능 향상을 시키는 효과가 있다.The present invention made as described above has an excellent effect of improving the operation speed by reducing a delay path by dividing a binary number consisting of a multi-bit into a unit block of predetermined bits. In addition, the two's complement conversion circuit of the present invention is applied to a system requiring a multiplier and a calculation function requiring a fast operation speed has an effect of improving the performance of the multiplier and the system.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019980020666U KR200232068Y1 (en) | 1998-10-28 | 1998-10-28 | 2's complement converter for high speed operation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019980020666U KR200232068Y1 (en) | 1998-10-28 | 1998-10-28 | 2's complement converter for high speed operation |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000008811U KR20000008811U (en) | 2000-05-25 |
| KR200232068Y1 true KR200232068Y1 (en) | 2001-08-07 |
Family
ID=69521928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2019980020666U KR200232068Y1 (en) | 1998-10-28 | 1998-10-28 | 2's complement converter for high speed operation |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR200232068Y1 (en) |
-
1998
- 1998-10-28 KR KR2019980020666U patent/KR200232068Y1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000008811U (en) | 2000-05-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3636334A (en) | Parallel adder with distributed control to add a plurality of binary numbers | |
| KR960042416A (en) | Max value selection circuit | |
| US5299145A (en) | Adder for reducing carry processing | |
| US3938087A (en) | High speed binary comparator | |
| US5129066A (en) | Bit mask generator circuit using multiple logic units for generating a bit mask sequence | |
| KR200232068Y1 (en) | 2's complement converter for high speed operation | |
| CN115102553B (en) | Device for converting binary code into thermometer code and electronic equipment | |
| US4954978A (en) | Priority order decomposing apparatus | |
| EP0661820B1 (en) | Parallel-to-serial data conversion circuit | |
| US5379038A (en) | Parallel-serial data converter | |
| KR100663679B1 (en) | High speed adder | |
| US6522690B1 (en) | Zero determination signal generating circuit | |
| US6343303B1 (en) | Method of determining a scaling factor | |
| KR970005599B1 (en) | A circuit for getting digital correlation values | |
| KR100188088B1 (en) | Numerical operating device of binary data | |
| KR970005175A (en) | Multiplication / Division Sharing Handler Structure Based on Pipeline Structure | |
| KR950010571B1 (en) | Rounding circuit | |
| US5216424A (en) | Binary data converter | |
| KR100196520B1 (en) | Apparatus for conversion of two's complement numbers | |
| US7349937B2 (en) | Fast incrementer using zero detection and increment method thereof | |
| KR20070069288A (en) | Circuit for converting gray code | |
| US4933894A (en) | Circuit and method for adding binary numbers with a difference of one or less | |
| SU401994A1 (en) | DEVICE FOR DETERMINATION OF MINORANT BINARY CODES | |
| US20030074385A1 (en) | Providing a fast adder for processor based devices | |
| SU1061131A1 (en) | Binary code/compressed code translator |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| REGI | Registration of establishment | ||
| FPAY | Annual fee payment |
Payment date: 20060502 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |