KR970005599B1

KR970005599B1 - A circuit for getting digital correlation values

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Publication number: KR970005599B1
Application number: KR1019940014471A
Authority: KR
Inventors: 이종성; 김용훈
Original assignee: 삼성전자 주식회사; 김광호
Priority date: 1994-06-23
Filing date: 1994-06-23
Publication date: 1997-04-18
Also published as: KR960003195A

Abstract

A circuit for obtaining a digital correlation value in a spread spectrum system is disclosed. The circuit for obtaining the digital correlation value in the spread spectrum system comprises: an exlusive logic summation means for generating a bit signal; and a decoding means for generating a output signal. The circuit for obtaining the digital correlation value in the spread spectrum system counts the number of l's in seven bits and adds the counted value. Thereby, the circuit for obtaining the digital correlation value in the spread spectrum system does not need a high clock rate and simplify the circuit construction.

Description

Circuit to get digital correlation value

제1도는 종래의 코릴레이션 값을 얻기 위한 회로의 블럭도이다.1 is a block diagram of a circuit for obtaining a conventional correlation value.

제2도는 본 발명의 코릴레이션 값을 얻기 위한 회로의 블럭도이다.2 is a block diagram of a circuit for obtaining a correlation value of the present invention.

제3도는 제2도에 나타낸 블럭도의 회로도이다.3 is a circuit diagram of the block diagram shown in FIG.

제4도는 제3도에 나타낸 회로도의 동작 타이밍도이다.4 is an operation timing diagram of the circuit diagram shown in FIG.

본 발명은 주파수 확산 시스템(Spread Spectrum System)에 관한 것으로, 특히 주파수 확산 시스템의 디지탈 코릴레이션(correlation) 값을 얻기 위한 회로에 관한 것이다.The present invention relates to a spread spectrum system, and more particularly to a circuit for obtaining a digital correlation value of the frequency spreading system.

주파수 확산 시스템에서는 송신단에서 보낸 코드와 동일한 코드를 이용하여 두 코드의 코릴레이션 값을 이용하여 신호를 복구한다.In a frequency spreading system, a signal is recovered using a correlation value of two codes using the same code as the code sent from the transmitter.

코드의 코릴레이션 값을 구하기 위한 회로는 PN 정합 필터(PNmatched filter), 바이너리 아날로그 코릴레이터(binary analog correlator), 또는 디지탈 정합 필터(digital matched filter)의 여러 종류가 있다.There are several types of circuits for obtaining the correlation value of the code: a PNmatched filter, a binary analog correlator, or a digital matched filter.

종래의 디지탈 코릴레이션 값을 얻기 위한 회로는 수신단에 입력된 코드와 수신단에서 가지고 있는 코드의 코릴레이션 값을 래치를 이용하여 저장한 후 각 비트를 카운터를 이용하여 카운트하게 된다. N개의 비트가 있다면 N개의 비트중에서 수신단에서 가지고 있는 코드와 일치하는 비트는 1, 일치하지 않는 비트는 0으로 표시한 후 1의 갯수를 계수하면 두 코드의 코릴레이션 값을 구할 수 있다.A conventional circuit for obtaining a digital correlation value stores a correlation value of a code input at a receiving end and a code held at the receiving end using a latch, and counts each bit using a counter. If there are N bits, the bit that matches the code in the receiving end is 1, and the bit that does not match is 0, and the number of 1 is counted to obtain the correlation value of the two codes.

만일 송신단에서 보낸 코드 T_n가 아래와 같고If the code T _n sent from the transmitter is

수신단에서 가지고 있는 코드 R_n이 아래와 같다고 하면If the code R _n at the receiver is

두 코드의 코릴레이션 값을 구하기 위하여 XNOR연산을 하여 같으면 1, 다르면 0을 할당한 후 이 값을 래치한다.To find the correlation value of the two codes, XNOR operation is used to assign 1 if it is the same and 0 if it is different, and then latch this value.

즉, C_n=Tn ⊙ Rn의 값을 구한다.That is, the value of C _n = T _n ⊙ R _n is obtained.

코드 T_n과 R_n의 코릴레이션 값은 C_n의 1의 개수를 계수하면 된다. 따라서, 비트의 두 코드를 코릴레이션 하였을 경우 비트열이 완전히 일치하면 결과 값은 n이 되고, 완전히 일치하지 않는 경우 약 n/2가 된다.The correlation value of the codes T _n and R _n may be counted by 1 in C _n . Therefore, when two codes of bits are correlated, the result value is n when the bit strings match completely, and about n / 2 when the bit strings do not match completely.

제1도는 있어서, 코릴레이션 값을 얻기 위한 회로는 쉬프트 레지스터(10), 레지스터(20), 및 비교 및 가산수단(30)으로 구성되어 코릴레이션 값을 구한다.In FIG. 1, a circuit for obtaining a correlation value is composed of a shift register 10, a register 20, and a comparison and addition means 30 to obtain a correlation value.

송신단에서 보내는 비티의 전송속도가 높아짐에 따라 1개의 비트가 쉬프트 레지스터(10)에 인가될 때마다 이 기간동안 전체 비트열에서 일치되는 비트이 갯수를 세어야 한다. 만약, 비트열의 길이를 n이라 하면 쉬프트 레지스터(10)에 인가하는 속도보다 n배 빠른 계수를 하여야 하므로 카운터의 클럭이 매우 빨라져야 한다.As the bit rate sent by the transmitter increases, each time one bit is applied to the shift register 10, the number of matching bits in the entire bit string must be counted during this period. If the length of the bit string is n, the counter must be clocked very fast since the count must be n times faster than the speed applied to the shift register 10.

그러나 이와같은 방식은 카운트 클럭의 속도에 의해서 계산할 수 있는 시간이 결정되므로 실제 시스템에서는 높은 속도의 카운트 클럭을 구현하여야 한다. 이 문제점을 극복하기 위하여 전가산기를 이용하는 방법이 제시되었다. 이에 대한 자세한 내용은 미국 특히 공보번호 5,157,686에 개시되어 있고 코릴레이션 값을 얻기 위한 회로가 제7도에 나타나 있다.However, since the time that can be calculated is determined by the speed of the count clock, a high speed count clock must be implemented in a real system. In order to overcome this problem, a method of using a full adder has been proposed. Details of this are disclosed in the United States, in particular publication no. 5,157,686 and a circuit for obtaining a correlation value is shown in FIG.

이 방법은 코릴레이터의 각 비티에 할당된 1의 갯수를 세는 방법으로 전가산기를 조합하는 방법을 쓰고 있다. 이 방식은 빠른 속도의 클럭이 필요없고 1비트가 쉬프트될 때마다 파이프라인 방식의 계산으로 n개의 비트열 중에서 1의 갯수를 셀 수 있도록 되어 있다.This method uses a combination of full adders by counting the number of 1s assigned to each bit of the correlator. This method eliminates the need for a high-speed clock and allows the calculation of the pipeline every time a bit is shifted, so that the number of 1s in the n bit strings can be counted.

그러나, 이 방법은 물론 빠른 속도의 클럭이 필요없기는 하지만 전가산기를 조합하여 사용함으로써 회로 구성이 복잡하다는 단점이 있었다.However, this method, of course, does not require a fast clock but has a disadvantage in that the circuit configuration is complicated by using a full adder in combination.

본 발명의 목적은 빠른 속도의 클럭이 필요없는 디지탈 코릴레이션 값을 얻기 위한 회로를 제공하는데 있다.An object of the present invention is to provide a circuit for obtaining a digital correlation value that does not require a fast clock.

본 발명의 다른 목적은 회로구성이 간단한 디지탈 코릴레이션 값을 얻기 위한 회로를 제공하는데 있다.Another object of the present invention is to provide a circuit for obtaining a digital correlation value with a simple circuit configuration.

이와같은 목적을 달성하기 위한 본 발명의 디지탈 코릴레이션 값을 얻기 위한 회로는 n비트의 데이타를 7비트로 분리하여 입력하여 7비트 내의 1의 갯수를 계수하고 그 계수된 값을 가산함으로 최종적인 1의 갯수를 발생하기 위한 디지탈 코릴레이션 값을 얻기 위한 회로에 있어서, 상기 7비트의 신호를 배타 논리합하여 제1출력 비트신호를 발생하기 위한 배타 논리합 수단, 상기 7비트 중의 하위 4비트가 제3, 제5, 제6, 제9, 제10, 제12신호이면 제1출력신호를 발생하고 제7, 제11, 제13, 제14신호이면 제2출력신호를 발생하고, 제0신호이면 제3출력신호를 발생하고, 제1, 제2, 제4, 제8신호이면 제4출력신호를 발생하고, 제15신호이면 제5출력신호를 발생하는 디코딩 수단, 상기 7비트 중의 상위 3비트 신호를 입력하여 제1, 제2, 제3, 제4, 제5, 제6기능을 수행한 신호를 출력하기 위한 기능 발생수단, 및 상기 디토딩 수단의 제3, 제5출력신호에 응답하여 제1기능을 수행한 신호를 출력하고, 상기 디코딩 수다의 제1출력신호에 응답하여 제4기능을 수행한 신호를 출력하고, 상기 디코딩 수단의 제2출력신호에 응답하여 제5기능을 수행한 신호를 출력하고, 상기 디코딩 수단의 제4출력신호에 응답하여 제6기능을 수행한 신호를 출력하여 4개의 출력신호중의 최소한 하나의 출력신호가 제1상태인 경우 제1상태의 제2출력비트 신호를 출력하고 상기 디코딩 수단의 제2출력신호에 응답하여 제3기능을 수행한 신호를 출력하고, 상기 디코딩 수단의 제4출력신호에 응답하여 제2기능을 수행한 신호를 출력하고, 상기 디코딩 수단의 제1출력신호에 응답하여 상기 디코딩 수단의 제1기능을 수행한 신호를 출력하고, 3개의 출력신호와 상기 디코딩 수단의 제5출력신호중 최소한 하나의 출력신호가 제1상태인 경우 제1상태의 제3출력비트 신호를 출력하기 위한 수단을 구비한 것을 특징으로 한다.The circuit for obtaining the digital correlation value of the present invention for achieving the above object inputs n bits of data separated into 7 bits, counts the number of 1s in 7 bits, and adds the counted value to the final value of 1. A circuit for obtaining a digital correlation value for generating a number, the circuit comprising: an exclusive-OR means for generating a first output bit signal by exclusively ORing the 7-bit signal, wherein the lower 4 bits of the 7-bits are the third and the third; The fifth, sixth, ninth, tenth, and twelfth signals generate a first output signal; the seventh, eleventh, thirteenth, and fourteenth signals generate a second output signal; Decoding means for generating a signal, generating a fourth output signal for the first, second, fourth, and eighth signals, and generating a fifth output signal for the fifteenth signal; To perform the first, second, third, fourth, fifth, and sixth functions A function generating means for outputting a signal, a signal performing a first function in response to the third and fifth output signals of the de-toding means, and performing a fourth function in response to the first output signal of the decoding conversation Outputting a signal, outputting a signal performing a fifth function in response to a second output signal of the decoding means, outputting a signal performing a sixth function in response to a fourth output signal of the decoding means, and outputting a 4 Outputting a second output bit signal in a first state and outputting a signal performing a third function in response to a second output signal of the decoding means when at least one output signal of the one output signal is in the first state, and Outputting a signal performing a second function in response to a fourth output signal of the decoding means, outputting a signal performing the first function of the decoding means in response to a first output signal of the decoding means, and outputting three outputs Signals and awards If the decoding means outputs a fifth sinhojung at least one output signal is in the first state characterized in that it includes a means for outputting a third output signal bit of the first state.

첨부된 도면을 참고로 하여 본 발명의 디지탈 코릴레이션 값을 얻기 위한 회로를 설명하기 전에 그 회로를 구현하기 위한 방법을 설명하면 다음과 같다.Before describing a circuit for obtaining a digital correlation value of the present invention with reference to the accompanying drawings will be described a method for implementing the circuit as follows.

본 발명은 임의의 길이 n인 코드에 대하여 7개씩의 모듈로 분리하여 7비트에서 1의 갯수에 대한 3비트의 값을 얻은 후에 3비트의 1의 갯수를 나타내는 정보를 더하여 전체길이 n내에서의 1의 갯수를 계산하는 회로이다. 조합 논리만으로 이루어진 본 회로는 게이트의 지연시간에만 의존하여 계산되므로 높은 속도의 코릴레이션 값을 얻을 수 있다.The present invention obtains a 3-bit value for the number of 7 to 1 bits by dividing it into 7 modules for a code of arbitrary length n, and then adds information representing the number of 1s in 3 bits to add the information within the total length n. This circuit calculates the number of ones. The circuit, which consists only of combinatorial logic, is calculated only based on the delay time of the gate, so that a high speed correlation value can be obtained.

n개의 비트를 7개씩의 모듈로 분리하고 나머지 7개 이하의 비트수는 나머지 비트를 0으로 설정하여 7대씩의 합으로 계산할 수 있다.The n bits can be divided into seven modules and the remaining seven bits can be calculated as the sum of seven units by setting the remaining bits to zero.

예를 들어, 128개의 비트를 코릴레이션하는 경우에 128/7=18.2로 나머지 2비트는 5비트를 0으로 설정하여 3비트의 데이타 값으로 변환하여 3비트씩 더하여 총 128비트 내의 1의 갯수를 조합논리를 이용하여 계산할 수 있다.For example, when 128 bits are correlated, 128/7 = 18.2, the remaining 2 bits are set to 5 bits as 0, converted to 3 bits of data value, and added by 3 bits to add the number of 1s in total 128 bits. It can be calculated using combinatorial logic.

n개의 비트열 중에서 1의 갯수를 알아내기 위하여 7비트씩 묶어 7비트 내의 1의 갯수를 계산하기로 한다.In order to find the number of 1s among the n bit strings, the number of 1s in 7 bits is calculated by grouping 7 bits.

7개의 비트내에서 1의 갯수를 세는 방법의 구현은 다음과 같다.An implementation of the method of counting the number of ones in seven bits is as follows.

7개의 비트를 세는 이유는 만약 2개의 비트를 세게되면 가능한 1의 갯수는 0, 1, 2가 되고 이를 2진으로 표현하면 00, 01, 10으로 표시된다. 이때 2자리로 표현 가능한 3을 의미하는 11은 2비트를 세었으므로 의미가 없다. 표현가능한 11이 낭비가 되는 효과가 된다. 3개의 비트를 세게되면 00, 01, 10, 11까지 표현할 수 있고 압축된 비트는 원래의 3에서 2비트로 줄여 표현해 보면 3/2가 된다. 4개의 비트를 센다면 000, 001, 010, 011, 100까지 표현되나, 표현가능한 101, 110, 111이 낭비가 되는 효과가 되므로, 5개, 6개, 7개까지의 비트를 세면 7개의 비트내에서 1의 갯수를 0에서 7까지의 3비트로 표현할 수 있다. 따라서 7개의 비트를 세고 이를 3개의 비트로 표현하기로 결정하고 제1도의 비트0(B0)에서 비트6(B6)까지의 값중 비트0(B0)에서 비트3(B3)까지 또는 임의의 4개의 비트를 어드레스로 해석하고 나머지 비트4(B4)에서 비트6(B6)까지로 합한 기능을 만든다.The reason for counting seven bits is that if two bits are counted, the number of possible ones is 0, 1, 2, which is represented by 00, 01, 10. In this case, 11, which means 3 that can be represented by 2 digits, counts 2 bits, so there is no meaning. Expression 11 is a wasteful effect. When three bits are counted up, 00, 01, 10, and 11 can be represented, and the compressed bit is reduced to 3 bits from the original 3 to 3/2. If 4 bits are counted, 000, 001, 010, 011, 100 can be expressed. However, since 101, 110, and 111, which can be expressed, are a wasteful effect, counting 5, 6, or 7 bits will result in 7 bits. The number of 1's can be expressed as 3 bits from 0 to 7. Therefore, we decide to count seven bits and represent them as three bits, and any of the values from bit 0 (B0) to bit 6 (B6) in FIG. 1 from bit 0 (B0) to bit 3 (B3) or any four bits. Is interpreted as an address and the sum of the remaining bits 4 (B4) to 6 (B6) is made.

즉 본 발명은 비트0(B0)에서 비트3(B3)까지를 어드레스로 하고 비트4(B4)에서 비트6(B6)까지로 기능을 만든다. 즉, 비트0(B0)에서 비트3(B3)까지의 4비트에서 최소 0에서 최대 4개까지의 1의 개수가 나올 수 있다. 이를 이용하여 비트0(B0)에서 비트3(B3)까지는 1의 배열에 따른 어드레스 0에서 어드레스 15까지의 16가지의 어드레스가 발생된다. 각 어드레스와 기능 비트0(B0)에서 비트3(B3)에 대한 출력비트(OUT0, OUT1, OUT2)의 관계를 표로 만들면 그들사이의 관계식을 구할 수 있다.That is, the present invention makes a function from bit 0 (B0) to bit 3 (B3) as an address and bit 4 (B4) to bit 6 (B6). That is, the number of 1s from the minimum 0 to the maximum 4 may be obtained in the four bits from the bit 0 (B0) to the bit 3 (B3). By using this, 16 addresses from address 0 to address 15 in the array of 1 are generated from bit 0 (B0) to bit 3 (B3). The relationship between the output bits OUT0, OUT1, and OUT2 for each address and function bits 0 (B0) to bits 3 (B3) can be found in a table.

먼저, 출력비트(OUT2)에 대한 기능을 얻기 위하여 비트0(B0)부터 비트3(B3)의 어드레스 값이 0인 경우에 대하여 비트4, 5, 6(B4, B5, B6)과 출력비트(OUT2)의 관계를 보면, 출력비트(OUT2)는 비트4, 5, 6(B4, B5, B6)과 관계없이 항상 0이다.First, bits 4, 5, 6 (B4, B5, B6) and output bits (B0) for the case where the address value of bit 0 (B0) to bit 3 (B3) is 0 in order to obtain a function for the output bit OUT2. Looking at the relationship of OUT2), the output bit OUT2 is always 0 regardless of bits 4, 5, 6 (B4, B5, B6).

어드레스가 1인 경우 비트4, 5, 6(B4, B5, B6)과 출력비트(OUT2)의 관계식은 다음과 같다.If the address is 1, the relation between bits 4, 5, 6 (B4, B5, B6) and output bit (OUT2) is as follows.

OUT2=B4·B5·B6OUT2 = B4, B5, B6

어드레스가 2인 경우의 비트4, 5, 6(B4, B5, B6)과 출력 비트(OUT2)의 관계식은 다음과 같다.The relationship between bits 4, 5 and 6 (B4, B5 and B6) and output bit OUT2 when the address is 2 is as follows.

OUT2=B4·B5·B6OUT2 = B4, B5, B6

어드레스가 3인 경우의 비트4, 5, 6과 출력비트(OUT2)의 관계식은 다음과 같다.The relationship between bits 4, 5, 6 and output bit OUT2 when the address is 3 is as follows.

OUT2=B4·B5+B5·B6+B4·B6OUT2 = B4 B5 + B5 B6 + B4 B6

위와같은 방법으로 어드레스 0부터 15가지의 출력비트(OUT2, OUT1, OUT0)에 대한 식을 얻는다.In this way, we get the expressions for the 15 output bits (OUT2, OUT1, OUT0) from address 0.

비트0(B0), 비트1(Bl), 비트2(B2), 비트3(B3)의 값에 따라 0∼15까지의 어드레스 값을 만들고, 비트4(B4), 비트5(B5), 비트6(B6)으로는 다음의 기능(Fl-F6)을 만든다.According to the values of bit 0 (B0), bit 1 (Bl), bit 2 (B2), and bit 3 (B3), address values from 0 to 15 are created, and bit 4 (B4), bit 5 (B5), and bit 6 (B6) makes the following functions (Fl-F6).

F1 : B4·B5+B5·B6+B4·B6F1: B4, B5 + B5, B6 + B4, B6

F2 : B4·B5·B6F2: B4, B5, B6

F3 : B4+B5+B6F3: B4 + B5 + B6

F4 : B4·B5+B5·B6+B4·B6F4: B4 B5 + B5 B6 + B4 B6

F5 : B4·B5·B6+B4·B5·B6F5: B4, B5, B6 + B4, B5, B6

F6 : B4·B5·B6+B4·B5·B6F6: B4, B5, B6 + B4, B5, B6

7개의 비트내의 1의 갯수를 출력비트(OUT2, OUT1, OUT0)로 다음과 같이 표시한다.The number of 1's in 7 bits is expressed as output bits (OUT2, OUT1, OUT0) as follows.

입력비트의 1의 갯수에 대한 출력표는 다음과 같다.The output table for the number of 1's of input bits is as follows.

이때 출력비트(OUT1, OUT1, OUT2)는 비트0(B0)에서 비트3(B3)의 어드레스 값에 따라 다음과 같은 F1부터 F6까지중 하나가 선택된다. 출력비트(OUT2)는 다음과 같다.At this time, one of the following F1 to F6 is selected for the output bits OUT1, OUT1, and OUT2 according to the address value of the bit 0 (B0) to the bit 3 (B3). The output bit OUT2 is as follows.

출력비트(OUT1)은 어드레스의 값에 따라 다음과 같다.The output bit OUT1 is as follows according to the value of the address.

출력비트(OUT0)는 다음의 식에 의해 계산된다.The output bit OUT0 is calculated by the following equation.

OUT0=B0B1B2B3B4B5B6OUT0 = B 0 B1 B2 B3 B4 B5 B6

출력비트(OUT2)와 출력비트(OUT1)의 어드레스가 공통부분이 있으므로 제1도에 나타낸 바와 같이 비트0(B0)-비트4(B4)의 어드레스를 디코드하고 이에 다라 멀티플렉서로 비트4(B4), 비트5(B5), 비트6(B6)의 기능을 선택하여 출력비트(OUT2, OUT1)을 얻고, 출력비트(OUT0)는 배타논리합을 이용하여 비트0(B0), 비트1(B1), 비트2(B2), 비트3(B3), 비트4(B4), 비트5(B5), 비트6(B6)를 조합하여 얻는다.Since the address of the output bit OUT2 and the output bit OUT1 have a common part, as shown in FIG. 1, the address of the bit 0 (B0) to the bit 4 (B4) is decoded and, accordingly, the bit 4 (B4) by the multiplexer. Select the functions of bit 5 (B5) and bit 6 (B6) to obtain output bits (OUT2, OUT1), and output bits (OUT0) are exclusively logical sums of bit 0 (B0), bit 1 (B1), Bit 2 (B2), bit 3 (B3), bit 4 (B4), bit 5 (B5), and bit 6 (B6) are obtained by combining.

표4는 비트0(B0)에서 비트3(B3)까지의 값을 입력으로 하는 디코더의 출력(Al-A5)이다.Table 4 shows the outputs (Al-A5) of the decoder that takes in values from bit 0 (B0) to bit 3 (B3).

제2도는 상술한 방법에 의한 본 발명의 디지탈 코릴레이션 값을 얻기 위한 회로의 블럭도이다.2 is a block diagram of a circuit for obtaining the digital correlation value of the present invention by the method described above.

제2도에 있어서, 디지탈 코릴레이션 값을 얻기 위한 회로는 비트신호(B0-B6)를 입력하여 제1출력값(OUT0)을 발생하기 위한 배타논리합 회로(110), 비트신호(B4, B5, B6)를 입력하여 기능(F1-F6)을 만들기 위한 기능 수행회로(120), 비트신호(B0-B3)를 입력하여 출력(A1, A2, A3, A4, A5)를 출력하기 위한 디코더(130), 상기 디코더(130)의 출력신호에 응답하고 상기 기능(F1-F6) 출력을 입력하여 제2, 제3출력값(OUT1, OUT2)을 발생하기 이한 멀티플렉서(140)로 구성되어 있다.In FIG. 2, the circuit for obtaining the digital correlation value includes an exclusive logic circuit 110 for generating the first output value OUT0 by inputting the bit signals B0-B6, and the bit signals B4, B5, and B6. A function performing circuit 120 for making a function (F1-F6) by inputting a signal, and a decoder 130 for outputting the outputs A1, A2, A3, A4, and A5 by inputting the bit signals B0-B3. The multiplexer 140 is configured to generate the second and third output values OUT1 and OUT2 in response to the output signal of the decoder 130 and input the outputs of the functions F1 to F6.

제3도는 제2도에 나타낸 블럭도의 상세 회로도이다.3 is a detailed circuit diagram of the block diagram shown in FIG.

제3도에 있어서, 배타 논리합 회로(110)는 비트(B0, B1)을 배타논리합하기 위한 XOR게이트(220), 비트(B2,B3)를 배타 논리합하기 위한 XOR게이트(221), 비트(B5, B6)를 배타 논리합하기 위한 XOR게이트(222), 상기 XOR게이트(220, 221)의 출력신호를 배타논리합하기 위한 XOR게이트(223), 비트(B4)와 XOR게이트(223)의 출력신호를 배타논리합하기 위한 XOR게이트(224), XOR게이트(223, 224)의 출력신호를 배타 논리합하기 이한 XOR게이트(225)로 구성되어 있다.In FIG. 3, the exclusive OR circuit 110 includes an XOR gate 220 for exclusive logical sum of bits B0 and B1, an XOR gate 221 for exclusive OR of bits B2 and B3, and bit B5. XOR gate 222 for the exclusive OR of the B6, XOR gate 223 for the exclusive logic of the output signals of the XOR gates 220 and 221, and output signals of the bit B4 and the XOR gate 223. An XOR gate 224 for exclusive logic sum, and an XOR gate 225 for exclusive logic sum of output signals of the XOR gates 223 and 224.

기능 수행회로(120)는 비트(B4, B5)를 논리곱하기 위한 AND게이트(230), 비트(B4, B6)를 논리곱하기 위한 AND게이트(231), 비트(B5, B6)를 논리곱하기 위한 AND게이트(232), 비트(B4, B5, B6)를 비논리합하기 위한 NOR게이트(233), 비트(B4, B5, B6)를 논리곱하여 기능(F2)를 발생하기 위한 AND게이트(234), 비트(B4, B5, B6)를 논리합하여 기능(F3)를 발생하기 이한 OR게이트(235), AND게이트(230, 231, 232)의 출력신호를 논리합하여 기능(F1)을 발생하기 위한 OR게이트(236), NOR게이트(233)과 AND게이트(234)의 출력신호를 논리합하여 기능(F5)를 발생하기 위한 OR게이트(237), OR게이트(236)의 출력신호를 반전하여 기능(F4)를 발생하기 위한 인버터(238), OR게이트(237)의 출력신호를 반전하여 기능(F6)를 발생하기 위한 인버터(239)로 구성되어 있다.The function performing circuit 120 includes an AND gate 230 for ANDing the bits B4 and B5, an AND gate 231 for ANDing the bits B4 and B6, and an AND for ANDing the bits B5 and B6. Gate 232, NOR gate 233 for illogically combining the bits B4, B5, B6, AND gate 234 for generating the function F2 by ANDing the bits B4, B5, B6, bit OR gate for generating function F1 by ORing the OR signals 235 and AND gates 230, 231, and 232, which are to generate the function F3 by ORing the B4, B5, and B6. 236 and OR gate 237 and OR gate 236 for generating function F5 by ORing the output signals of NOR gate 233 and AND gate 234 to invert function F4. The inverter 238 for generating and the inverter 239 for generating the function F6 by inverting the output signal of the OR gate 237 are comprised.

디코더(130)은 비트(B0, B1)를 논리곱하기 위한 AND게이트(200), 비쓰(B0, B1)를 배타 논리합하기 위한 XOR게이트(201), 비트(B0, B1)을 비논리합하기 위한 NOR게이트(202), 비트(B0, B1)을 배타 논리합하기 위한 XOR게이트(203), 비트(B2, B3)를 비논리합하기 위한 NOR게이트(204), 비트(B3, B4)를 논리곱하기 위한 AND게이트(205), 상기 NOR게이트(202)와 AND게이트(205)의 출력신호를 논리곱하기 위한 AND게이트(206), AND게이트(200)와 NOR게이트(204)의 출력신호를 논리곱하기 위한 AND게이트(207), XOR게이트(201, 203)의 출력신호를 논리곱하기 위한 AND게이트(208), XOR게이트(201)와 AND게이트(205)의 출력신호를 논리곱하기 위한 AND게이트(209), XOR게이트(203)와 AND게이트(200)의 출력신호를 논리곱하기 위한 AND게이트(210), NOR게이트(202, 204)의 출력신호를 논리곱하여 출력(A3)를 발생하기 위한 AND게이트(211), NOR게이트(202)와 XOR게이트(203)의 출력신호를 논리곱하기 위한 AND게이트(212), XOR게이트(201)와 NOR게이트(204)의 출력신호를 논리곱하기 위한 AND게이트(213), AND게이트(200, 205)의 출력신호를 논리곱하여 출력(A5)를 발생하기 위한 AND게이트(214), AND게이트(206, 207, 208)의 출력신호를 논리합하여 출력(A1)을 발생하기 위한 OR게이트(215), AND게이트(209, 210)의 출력신호를 논리합하여 출력(A2)를 발생하기 위한 OR게이트(216), AND게이트(212, 213)의 출력신호를 논리합하여 출력(A4)를 발생하기 위한 OR게이트(217)로 구성되어 있다.The decoder 130 performs an AND gate 200 for ANDing the bits B0 and B1, an XOR gate 201 for exclusive ORing the bits B0 and B1, and a NOR for nonlogically performing the bits B0 and B1. AND for ORing the gate 202, the XOR gate 203 for the exclusive OR of the bits B0, B1, the NOR gate 204 for the non-logical sum of the bits B2, B3, and the AND of the bits B3, B4. An AND gate 206 for ANDing the output signals of the gate 205, the NOR gate 202, and an AND gate 205, and an AND gate for ANDing the output signal of the AND gate 200 and the NOR gate 204. (207), AND gate 208 for ANDing the output signals of the XOR gates 201 and 203, AND gate 209 and XOR gate for ANDing the output signals of the XOR gate 201 and the AND gate 205 AND gate 210 for ANDing the output signal of AND 203 and AND gate 200, AND gate 211 for generating output A3 by ANDing output signal of NOR gates 202, 204, AND gate 212 for ANDing the output signals of the NOR gate 202 and the XOR gate 203, AND gate 213 and AND gates for ANDing the output signal of the XOR gate 201 and the NOR gate 204. AND gate 214 for generating the output A5 by ANDing the output signals of (200, 205) and OR gate for generating the output A1 by ORing the output signals of the AND gates 206, 207, and 208. 215, OR gate 216 for ORing the output signals of the AND gates 209 and 210 to generate the output A2, and generating output A4 by ORing the output signals of the AND gates 212 and 213. It consists of an OR gate 217 for this purpose.

멀티플렉서(140)는 AND게이트(211, 214)의 출력신호를 논리합하기 위한 OR게이트(240), OR게이트(236, 218)의 출력신호를 논리곱하기 위한 AND게이트(241), 인버터(238)와 OR게이트(215)의 출력신호를 논리곱하기 위한 AND게이트(242), OR게이트(237, 216)의 출력신호를 논리곱하기 위한 AND게이트(243), 인버터(239)와 OR게이트(217)의 출력신호를 논리흡하기 위한 AND게이트(244), OR게이트(235, 216)의 출력신호를 논리곱하기 위한 AND게이트(245), AND게이트(234)와 OR게이트(217)의 출력신호를 논리곱하기 위한 AND게이트(246), OR게이트(236, 215)의 출력신호를 논리곱하기 위한 AND게이트(247), 상기 AND게이트들(241, 242, 243, 244)의 출력신호를 논리합하여 출력신호(OUT1)를 출력하기 위한 OR게이트(248), 및 AND게이트들(245, 246, 247, 214)의 출력신호를 논리합하여 출력신호(OUT2)를 출력하기 위한 OR게이트(249)로 구성되어 있다.The multiplexer 140 includes an OR gate 240 for ORing the output signals of the AND gates 211 and 214, an AND gate 241 for ANDing the output signals of the OR gates 236 and 218, and an inverter 238. AND gate 242 for ANDing the output signals of OR gate 215, AND gate 243 for ANDing the output signals of OR gates 237 and 216, and outputs of inverter 239 and OR gate 217. AND gate 244 for logically absorbing the signal, AND gate 245 for ANDing the output signals of the OR gates 235, 216 and AND gate 234 for ANDing the output signals of the AND gate 234 and the OR gate 217. The AND gate 246, the AND gate 247 for ANDing the output signals of the OR gates 236 and 215, and the output signals of the AND gates 241, 242, 243 and 244 are ORed together to output the output signal OUT1. OR gate 248 for outputting the AND and OR gate 249 for outputting the output signal OUT2 by ORing the output signals of the AND gates 245, 246, 247, and 214. It consists of).

제4도는 제3도에 나타낸 디지탈 코릴레이션 값을 얻기 위한 회로의 동작을 설명하기 위한 동작 타이밍도이다.4 is an operation timing diagram for explaining the operation of the circuit for obtaining the digital correlation value shown in FIG.

제4도를 이용하여 시점(T)에서 제3도에 나타낸 회로의 동작을 설명하면 다음과 같다.The operation of the circuit shown in FIG. 3 at the time point T using FIG. 4 will now be described.

비트(B0-B4)가 모두 1이고 비트(B5, B6)가 0인 경우에 XOR게이트들(220, 221, 222)의 출력신호는 모두 0이 되고, XOR게이트(223, 224)의 출력신호는 0과 1이 되어, XOR게이트(225)의 출력신호(OUT0)는 1이 된다.When bits B0-B4 are all 1 and bits B5 and B6 are 0, the output signals of the XOR gates 220, 221 and 222 are all 0, and the output signals of the XOR gates 223 and 224 are Becomes 0 and 1, and the output signal OUT0 of the XOR gate 225 becomes 1.

비트(B4-B7)을 입력하여 AND게이트들(230, 231, 232), NOR게이트(233), AND게이트(234), 및 OR게이트(235)는 각각 1를 출력한다. OR게이트들(236, 237)은 각각 0를 출력한다. 인버터(238, 239)는 각각 11을 출력한다. 그래서 출력신호(F1-F6)는 각각 1101이 된다. 상술한 표3의 결과를 얻을 수 있다.Inputs bits B4-B7 output AND gates 230, 231, and 232, NOR gate 233, AND gate 234, and OR gate 235, respectively. OR gates 236 and 237 output 0 respectively. Inverters 238 and 239 output 11 respectively. Thus, the output signals F1 to F6 become 1101, respectively. The results in Table 3 can be obtained.

비트(B0-B3)를 입력하여 AND, XOR, NOR, XOR, NOR, AND게이트들(200, 201, 202, 203, 204, 205)는 각각 10001을 출력한다. AND게이트들(206, 207, 208, 209, 210, 211, 212, 213, 214)은 각각 1을 출력한다. OR게이트들(215), 216, 217)은 각각 0를 출력한다. 따라서, 출력신호(A1-A5)는 각각 1은 된다. 상술한 표4를 만족하는 결과를 얻을 수 있다.By inputting bits B0-B3, AND, XOR, NOR, XOR, NOR, and AND gates 200, 201, 202, 203, 204, and 205 respectively output 10001. The AND gates 206, 207, 208, 209, 210, 211, 212, 213, and 214 output 1 respectively. OR gates 215, 216 and 217 output 0 respectively. Therefore, the output signals A1-A5 are each 1. A result satisfying Table 4 described above can be obtained.

OR게이트(240)은 0을 출력한다. AND게이트들(241, 242, 243, 244, 245, 246, 247)은 각각 0가 된다. OR게이트들(248)의 출력은 0이 되고, OR게이트(249)의 출력은 AND게이트(214)의 출력신호(A5)가 1이므로 1이 된다. 즉, 출력신호(OUT1, OUT2)는 각각 1가 된다. 출력비트(OUT2, OUT1, OUT0)SMS 101이므로 비트(B0-B6)의 1의 갯수는 5임을 알 수 있다. 상술한 표1의 결과를 얻을 수 있다.OR gate 240 outputs zero. The AND gates 241, 242, 243, 244, 245, 246, and 247 are each zero. The output of the OR gates 248 is 0, and the output of the OR gate 249 is 1 since the output signal A5 of the AND gate 214 is 1. That is, the output signals OUT1 and OUT2 become 1, respectively. Since the output bits (OUT2, OUT1, OUT0) are SMS 101, it can be seen that the number of 1's of bits B0-B6 is 5. The result of Table 1 mentioned above can be obtained.

따라서, 본 발명의 디지탈 코릴레이션 값을 얻기 위한 회로는 바른 속도의 클럭을 필요로 하지 않고 조합논리만으로 이루어져 게이트지연시간에만 의존하여 코릴레이션 값이 계산되기 때문에 높은 속도의 코릴레이션 값을 얻을 수 있다.Therefore, the circuit for obtaining the digital correlation value according to the present invention does not require a clock of the correct speed, and is composed of only combinational logic so that the correlation value is calculated only depending on the gate delay time, thereby obtaining a high correlation value. .

또한, 회로 구성이 간단하여 집적화시에 칩 면적을 줄일 수 있다.In addition, the circuit configuration is simple, and chip area can be reduced at the time of integration.

Claims

A circuit for obtaining a digital correlation value for generating the final number of 1 by counting the number of 1s in 7 bits by inputting n bits of data separated into 7 bits and adding the counted values, wherein the 7 Exclusive OR means for exclusive ORing the signals of the bits to generate a first output bit signal; If the first, second, third, and fourth bit signals of the seven bits are the third, fifth, sixth, ninth, tenth, and twelfth signals, a first output signal is generated; The eleventh, thirteenth and fourteenth signals generate a second output signal; the zeroth signal generates a third output signal; the first, second, fourth, and eighth signals; Decoding means for generating a fifth output signal if the fifteenth signal; A function performing means and a decoding means for inputting the fifth, sixth, and seventh bit signals of the seven bits to output a signal performing the first, second, third, fourth, fifth, and sixth functions; Outputs a signal performing the first function in response to the third and fifth output signals of the output signal; outputs a signal performing the fourth function in response to the first output signal of the decoding means; Outputting a signal performing the fifth function in response to the output signal, outputting a signal performing the sixth function in response to the fourth output signal of the decoding means, and outputting at least one of the four output signals to the first signal; In the case of the state, outputs a second output bit signal of the first state, outputs a signal that performs a third function in response to the second output signal of the decoding means, and outputs a second output signal in response to the fourth output signal of the decoding means. Outputting a signal performing a function, and first decoding means Outputting a signal that has performed the first function of the decoding means in response to the output signal, and when at least one of the three output signals and the fifth output signal of the decoding means is in the first state, the third in the first state And a means for outputting an output bit signal.

2. The apparatus of claim 1, wherein the exclusive OR means comprises: a first XOR gate for exclusive ANDing the first and second bit signals; A second XOR gate for exclusive ORing the third and fourth bit signals; A third XOR gate for exclusive ORing the sixth and seventh bit signals; A fourth XOR gate for exclusive logical sum of the output signals of the first and second XOR gates, and a fifth XOR gate for exclusive logical sum of the output signals of the fifth bit signal and the fourth XOR gate; And a sixth XOR gate for exclusively ORing the output signals of the fourth and fifth XOR gates.

2. The apparatus of claim 1, wherein the decoding means comprises: a first AND gate for ANDing the first and second bit signals, and a first XOR gate for exclusively ORing the first and second bit signals; A first NOR gate for illogically combining the first and second bit signals; A second XOR gate for exclusively ORing the first and second bit signals, and a second NOR gate for illogically combining the third and fourth bit signals; A second AND gate for ANDing the fourth and fifth bit signals; A third AND gate for ANDing the output signal of the first NOR gabit and the second AND gate; A fourth AND gate for ANDing the output signal of the first AND gate and the second NOR gate; A fifth AND gate for ANDing the output signal of the first and second XOR gates; A sixth AND gate for ANDing the output signal of the first XOR gate and the second AND gate; A seventh AND gate for ANDing the output signal of the second XOR gate and the first AND gate; An eighth AND gate for generating the third output signal by performing an AND operation on the output signals of the first and second NOR gates; A ninth AND gate for ANDing the output signal of the first NOR gate and the second XOR gate; A tenth AND gate for ANDing the output signal of the first XOR gate and the second NOR gate; An eleventh AND gate for generating the fifth output signal by performing an AND operation on the output signals of the first and second AND gates; A tenth R gate for generating the first output signal by ORing the output signals of the third, fourth and fifth AND gates; A 20th R gate for generating the second output signal by ORing the output signals of the 6th and 7AND gates; And a thirtieth R gate for generating the fourth output signal by ORing the output signals of the eighth and ninth AND gates.

4. The apparatus of claim 3, further comprising: a twelfth AND gate for ANDing the fifth and sixth bit signals; A thirteenth AND gate for ANDing the fifth and seventh bit signals; A fourteenth AND gate for ANDing the sixth and seventh bit signals; A third NOR gate for illogically combining the fifth, sixth, and seventh bit signals; A fifteenth AND gate for generating a signal having a second function by performing an AND operation on the fifth, sixth, and seventh bit signals; A 40R gate for generating a signal performing a third function by ORing the fifth, sixth, and seventh bit signals; A 50R gate for generating a signal performing a first function by ORing the output signals of the first, second, and third AND gates; A sixty-R gate to generate a signal performing a fifth function by ORing the output signals of the NOR gate and the fourth AND gate; A first inverter for inverting an output signal of the 20th R gate to generate a signal having a fourth function; And a second inverter for inverting an output signal of the thirtieth gate to generate a signal having a sixth function, and obtaining a digital correlation value.

5. The apparatus of claim 4, wherein the means comprises: a seventy seventh R gate for performing an OR on the output signals of the eighth and eleventh AND gates; A sixteenth AND gate for ANDing the output signal of the fifth and sixty R gates, and a seventeenth AND gate for ANDing the output signal of the first and tenth R gates; An eighteenth AND gate for ANDing the output signal of the sixth and twenty R gates; A 19AND gate for ANDing the output signal of the second inverter and the 30th R gate; A 20th AND gate for ANDing the output signals of the fourth and 20R gates; A twenty-first AND gate for ANDing the output signal of the fifteenth AND gate and the thirtieth R gate; A 22nd AND gate for ANDing the output signal of the fifth and 10R gates; A gate for outputting a second output signal by ORing the output signals of the sixteenth, seventeenth, eighteenth, and nineteenth AND gates; And a 90 th R gate for outputting a third output signal by ORing the output signals of the 20 th, 21 th, 22 th, and 11 AND gates.