KR20070069288A - Circuit for converting gray code - Google Patents

Circuit for converting gray code Download PDF

Info

Publication number
KR20070069288A
KR20070069288A KR1020050131230A KR20050131230A KR20070069288A KR 20070069288 A KR20070069288 A KR 20070069288A KR 1020050131230 A KR1020050131230 A KR 1020050131230A KR 20050131230 A KR20050131230 A KR 20050131230A KR 20070069288 A KR20070069288 A KR 20070069288A
Authority
KR
South Korea
Prior art keywords
code
bit
binary code
gray code
binary
Prior art date
Application number
KR1020050131230A
Other languages
Korean (ko)
Inventor
김일곤
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020050131230A priority Critical patent/KR20070069288A/en
Publication of KR20070069288A publication Critical patent/KR20070069288A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
    • H03M7/14—Conversion to or from non-weighted codes
    • H03M7/16—Conversion to or from unit-distance codes, e.g. Gray code, reflected binary code

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)

Abstract

A gray code converting device is provided to be implemented in one chip with an A/D converter by using an inverter and a transmission gate for converting a binary code to a gray code. A gray code converting device includes an input register(110), a bit combining unit(120), and an output register(130). The input register receives 4-bit binary codes. The bit combining unit combines the 4-bit binary codes with one another. The output register outputs the combined signal from the bit combining unit which includes first to third bit combining members. A first binary code is arranged to be a first gray code. The first bit combining member(120a) combines the first and second binary codes to generate a second gray code. The second bit combining member(120b) combines the third and second binary codes to generate a third gray code. The third bit combining member(120c) combines the third and fourth binary codes to generate a fourth gray code.

Description

그레이 코드 변환 장치{Circuit for converting gray code}Gray code converting unit {Circuit for converting gray code}

도 1은 일반적인 그레이 코드 변환 장치를 설명하기 위한 블록도이다. 1 is a block diagram illustrating a general gray code conversion device.

도 2는 본 발명의 실시예에 따른 그레이 코드 변환 장치를 나타낸 회로도이다.2 is a circuit diagram illustrating a gray code conversion device according to an exemplary embodiment of the present invention.

본 발명은 반도체 회로에 관한 것으로 보다 구체적으로는 그레이 코드(gray code)로의 변환 회로에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor circuits and, more particularly, to conversion circuits to gray codes.

도 1은 일반적인 그레이 코드 변환기를 개략적으로 나타낸 블록도이다.1 is a block diagram schematically illustrating a typical gray code converter.

도 1에 도시된 바와 같이, 4 비트 바이너리 코드(A3,A2,A1,A0)를 그레이 코드(G3,G2,G1,G0)로 변환시키는 코드 변환부(10)를 포함한다.As shown in FIG. 1, the code conversion unit 10 converts 4-bit binary codes A 3 , A 2 , A 1 , A 0 into gray codes G 3 , G 2 , G 1 , G 0 . It includes.

상기 코드 변환부(10)는 G3 비트는 A3 비트가 그대로 출력되도록 설계되고, G2 비트는 A3 비트와 A2 비트의 배타적 논리합(이하, XOR:exclusive OR)값으로, G1 비트는 A2 비트와 A1 비트의 XOR값으로, G0 비트는 A1 비트와 A0 비트의 XOR(exclusive OR)값으로 출력되도록 설계되어 있다. The code converter 10 is G 3 bits A is designed so that three bits are output as, G 2 bit exclusive OR of A 3-bit and A 2-bit: (hereinafter, XOR exclusive OR) values, G 1 bit Is an XOR value of A 2 bits and A 1 bit, and G 0 bit is designed to be output as an XOR (exclusive OR) value of A 1 bit and A 0 bit.

이러한 바이너리 코드를 그레이 코드로 변환시키는 장치는 반도체 회로 설계에 있어서 많이 사용되고 있으며, 그 응용 범위 또한 넓다. 특히, 그레이 코드는 비가중치 코드(unweighted code)로는 부적당하지만, A/D(아날로그/디지털) 변환기에서 아날로그 정보를 디지틀 정보로 변화시키는데 주로 이용된다. The device for converting such binary code to gray code is widely used in semiconductor circuit design, and its application range is also wide. In particular, gray code is not suitable as unweighted code, but is mainly used to convert analog information into digital information in an A / D (analog / digital) converter.

그러므로 상기 그레이 코드 변환 장치를 A/D 변환기내에 머지(merge)시키기 위하여, 소프트웨어적인 구성을 갖는 상기 그레이 코드 변환 장치를 A/D 컨버터와 동일 칩에 형성할 수 있도록 하드웨어적으로 구성할 필요가 있으며, 처리 속도 또한 개선시켜야 한다.Therefore, in order to merge the gray code converter into the A / D converter, it is necessary to configure the hardware so that the gray code converter having a software configuration can be formed on the same chip as the A / D converter. In addition, the processing speed should also be improved.

따라서, 본 발명의 목적은 A/D변환기와 온칩(on chip)화하면서 처리 속도가 개선된 그레이 코드 변환 장치를 제공하는 것이다. Accordingly, it is an object of the present invention to provide a gray code conversion device in which the processing speed is improved while being on chip with an A / D converter.

상기한 본 발명의 목적을 달성하기 위하여 본 발명은, 4비트 바이너리 코드(A3,A2,A1,A0)가 입력되는 입력 레지스터, 상기 4비트 바이너리 코드를 논리 조합하는 비트 조합부, 및 상기 비트 조합부에서 조합된 신호를 출력하는 출력 레지스터를 포함하며, 상기 비트 조합부는, 첫 번째 바이너리 코드(A3)는 그대로 첫 번째 그레이 코드(G3)가 되도록 설계되고, 두 번째 바이너리 코드(A2)와 첫 번째 바이너리 코드(A3)를 논리 조합하여 두 번째 그레이 코드(G2)를 생성하는 제 1 비트 조합부, 세 번째 바이너리 코드(A1)와 두 번째 바이너리 코드(A2)를 논리 조합하여 세 번째 그레이 코드(G1)를 생성하는 제 2 비트 조합부, 및 네 번째 바이너리 코드(A0)와 세 번째 바이너리 코드(A1)를 논리 조합하여 네 번째 그레이 코드(G0)를 생성하는 제 3 비트 조합부를 포함한다.In order to achieve the above object of the present invention, the present invention, an input register to which the 4-bit binary code (A 3 , A 2 , A 1 , A 0 ) is input, a bit combination unit for logically combining the 4-bit binary code, And an output register for outputting the combined signal from the bit combination unit, wherein the bit combination unit is designed such that the first binary code A 3 is the first gray code G 3 as it is, and the second binary code. A first bit combination portion that logically combines (A 2 ) and the first binary code (A 3 ) to generate a second gray code (G 2 ), the third binary code (A 1 ) and the second binary code (A 2) ) And a second bit combination unit that generates a third gray code (G 1 ) by logical combination, and the fourth gray code (G 1 ) by logical combination of a fourth binary code (A 0 ) and a third binary code (A 1 ). a third bit combination to generate 0) It includes.

상기 제 1 내지 제 3 비트 조합부는 동일한 구성을 갖으며, 하위 바이너리 코드를 반전시키는 CMOS 제 1 인버터(IN1); 상위 바이너리 코드를 반전시키는 CMOS 제 2 인버터(IN2); 하위 바이너리 코드 및 반전된 하위 바이너리 코드의 신호에 따라, 상위 바이너리 코드를 출력하는 nMOS 및 pMOS로 된 제 1 전달 게이트; 및 상기 하위 바이너리 코드 및 반전된 하위 바이너리 코드의 신호에 따라, 반전된 상위 바이너리 코드를 출력하는 nMOS 및 pMOS로 된 제 2 전달 게이트를 포함한다.The first to third bit combination units have the same configuration and have a CMOS first inverter (IN1) for inverting a lower binary code; A CMOS second inverter IN2 that inverts the upper binary code; A first transfer gate of nMOS and pMOS for outputting an upper binary code according to a signal of the lower binary code and the inverted lower binary code; And a second transfer gate of nMOS and pMOS outputting the inverted upper binary code according to the signals of the lower binary code and the inverted lower binary code.

이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.

도 2는 본 발명에 따른 4비트 그레이 코드 변환 회로를 나타낸 회로도이다.2 is a circuit diagram illustrating a 4-bit gray code conversion circuit according to the present invention.

도 2를 참조하면, 그레이 코드 변환 회로(100)는 4비트 바이너리 코드가 로딩(loading)되는 입력 레지스터(110), 각각의 바이너리 코드를 조합하는 비트 조합부(120) 및 4 비트 그레이 코드를 출력하는 출력 레지스터(130)를 포함한다. 도면에서 A3,A2,A1,A0은 바이너리 코드값을 나타내고, G3,G2,G1,G0은 상기 바이너리 코드값이 그레이 코드로 변환된 출력을 나타낸다. 또한, a3,a2,a1,a0는 입력 레지스터 (110)에서 버퍼링된 바이너리 코드이다. Referring to FIG. 2, the gray code conversion circuit 100 outputs an input register 110 into which a 4-bit binary code is loaded, a bit combination unit 120 that combines respective binary codes, and a 4-bit gray code. And an output register 130. In the drawings, A 3 , A 2 , A 1 , and A 0 represent binary code values, and G 3 , G 2 , G 1 , and G 0 represent outputs in which the binary code values are converted to gray codes. Also, a 3 , a 2 , a 1 , a 0 are binary codes buffered in the input register 110.

입력 레지스터(110) 및 출력 레지스터(130)는 일반적으로 데이터를 일시 저장 및 버퍼링하는 역할을 한다. Input register 110 and output register 130 generally serve to temporarily store and buffer data.

비트 조합부(120)는 a3 코드 및 a2 코드를 조합하는 제 1 비트 조합부(120a), a2 코드 및 a1 코드를 조합하는 제 2 비트 조합부(120b) 및 a1 코드 및 a0 코드를 조합하는 제 3 비트 조합부(120c)를 포함한다.The bit combiner 120 includes a first bit combiner 120a that combines a 3 code and a 2 code, a second bit combiner 120b that combines a 2 code and a 1 code, and a 1 code and a And a third bit combination unit 120c for combining the zero codes.

보다 자세하게는, 제 1 비트 조합부(120a)는 a2 코드(상대적으로 하위 코드)를 반전시키는 제 1 인버터(IN1); a3 코드(상대적으로 상위 코드)를 반전시키는 제 2 인버터(IN2); a2 코드 및 반전된 a2 코드(/a2)의 신호에 따라, a3 코드를 전달하는 제 1 전달 게이트(TG1) 및 a2 코드 및 반전된 a2 코드(/a2)의 신호에 따라, 반전된 a3 코드(/a3)를 전달하는 제 2 전달 게이트(TG2)를 포함한다. More specifically, the first bit combination unit 120a includes a first inverter IN1 for inverting the a 2 code (relatively lower code); a second inverter IN2 for inverting a 3 code (relatively higher code); According to the signal of the a 2 code and the inverted a 2 code (/ a 2 ), the signal of the first transfer gate TG1 and the a 2 code and the inverted a 2 code (/ a 2 ) that carries the a 3 code Thus, it includes a second transfer gate TG2 carrying the inverted a 3 code (/ a 3 ).

마찬가지로, 제 2 비트 조합부(120b)는 a1 코드를 반전시키는 제 1 인버터(IN1); a2 코드를 반전시키는 제 2 인버터(IN2); a1 코드 및 반전된 a1 코드(/a1)의 신호에 따라, a2 코드를 전달하는 제 1 전달 게이트(TG1) 및 a1 코드 및 반전된 a1 코드(/a1)의 신호에 따라, 반전된 a2 코드(/a2)를 전달하는 제 2 전달 게이트(TG2)를 포함한다. Similarly, the second bit combination unit 120b includes: a first inverter IN1 for inverting the a 1 code; a second inverter IN2 that inverts the 2 code; According to the signal of the a 1 code and the inverted a 1 code (/ a 1 ), to the signal of the first transfer gate TG1 and a 1 code and the inverted a 1 code (/ a 1 ) that carry the a 2 code Thus, it includes a second transfer gate TG2 that carries the inverted a 2 code (/ a 2 ).

제 3 비트 조합부(120c) 역시 a0 코드를 반전시키는 제 1 인버터(IN1); a1 코드를 반전시키는 제 2 인버터(IN2); a0 코드 및 반전된 a0 코드(/a0)의 신호에 따라, a1 코드를 전달하는 제 1 전달 게이트(TG1) 및 a0 코드 및 반전된 a0 코드(/a0)의 신호에 따라, 반전된 a1 코드(/a1)를 전달하는 제 2 전달 게이트(TG2)를 포함한다. The third bit combination unit 120c also includes a first inverter IN1 for inverting the a 0 code; a second inverter (IN2) for inverting the code a 1; According to the signal of the a 0 code and the inverted a 0 code (/ a 0 ), the signal of the first transfer gate TG1 and the a 0 code and the inverted a 0 code (/ a 0 ) that carries the a 1 code Thus, it includes a second transfer gate TG2 that carries the inverted a 1 code (/ a 1 ).

상기 제 1 및 제 2 인버터(IN1,IN2)는 모두 CMOS 인버터일 수 있고, 제 1 및 제 2 전달 게이트(TG1,TG2)는 서로 다른 입력신호를 공급받으며 병렬로 연결된 pMOS 및 nMOS로 구성된다. 본 실시예에서 제 1 및 제 2 전달 게이트는 빠른 데이터 처리를 위해 제공된다. The first and second inverters IN1 and IN2 may both be CMOS inverters, and the first and second transfer gates TG1 and TG2 are configured with pMOS and nMOS connected in parallel with different input signals. In this embodiment, the first and second transfer gates are provided for fast data processing.

이와 같은 구성을 갖는 바이너리 코드 변환 장치의 동작에 대해 설명한다.The operation of the binary code conversion device having such a configuration will be described.

우선, 바이너리 코드의 첫 번째 비트(A3,MSB)는 곧 그레이 코드의 첫 번째 비트 G3 가 된다. First, the first bit (A 3, MSB) of the binary code is soon the first bit G 3 of the gray code.

바이너리 코드의 두 번째 비트(A2)와 첫 번째 비트(A3)는 상기 제 1 비트 조합부(120a)에 의해 논리 조합되고, 제 1 비트 조합부(120a)에 의해 논리 조합된 신호는 출력 레지스터(130)로 전송되어 출력 포트 G2로 출력된다. The second bit A 2 and the first bit A 3 of the binary code are logically combined by the first bit combiner 120a, and the signal logically combined by the first bit combiner 120a is output. Transmitted to register 130 and output to output port G 2 .

바이너리 코드의 세 번째 비트(A1)와 두 번째 비트(A2)는 상기 제 2 비트 조합부(120b)에 의해 논리 조합되고, 제 2 비트 조합부(120b)에 의해 논리 조합된 신 호는 출력 레지스터(130)로 전송되어 출력 포트 G1로 출력된다. The third bit A 1 and the second bit A 2 of the binary code are logically combined by the second bit combiner 120b, and the signal logically combined by the second bit combiner 120b is Transmitted to output register 130 and output to output port G 1 .

바이너리 코드의 네 번째 비트(A0)와 세 번째 비트(A1)는 상기 제 3 비트 조합부(120c)에 의해 논리 조합되고, 제 3 비트 조합부(120c)에 의해 논리 조합된 신호는 출력 레지스터(130)로 전송되어 출력 포트 G0로 출력된다. The fourth bit A 0 and the third bit A 1 of the binary code are logically combined by the third bit combiner 120c, and the signal logically combined by the third bit combiner 120c is output. Transmitted to register 130 and output to output port G 0 .

여기서 상기 비트 조합부(120a,120b,120c)는 상위 바이너리 코드 및 하위 바이너리 코드를 해당 인버터(IN1,IN2)에 의해 반전시킨 다음, 하위 바이너리 코드 및 반전된 하위 바이너리 코드에 따라 선택적으로 상위 바이너리 코드를 출력한다. Here, the bit combination units 120a, 120b, and 120c invert the upper binary code and the lower binary code by the inverters IN1 and IN2, and then selectively convert the upper binary code according to the lower binary code and the inverted lower binary code. Outputs

이와 같은 본 발명의 코드 변환 장치 특히, 비트 조합부는 nMOS 및 pMOS회로로 구현되므로써, A/D 변환기들과 온 칩을 실현할 수 있다.In particular, the code conversion device of the present invention, in particular, the bit combination unit is implemented by the nMOS and pMOS circuit, it is possible to realize the on-chip and A / D converters.

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.Although the present invention has been described in detail with reference to preferred embodiments, the present invention is not limited to the above embodiments, and various modifications may be made by those skilled in the art within the scope of the technical idea of the present invention. .

이상에서 자세히 설명한 바와 같이, 바이너리 코드를 그레이 코드로 변환시키는 장치를 인버터 및 전달 게이트로 구성된 하드웨어로 구성하므로써, A/D 인버터와 온칩이 가능하다.As described in detail above, an A / D inverter and on-chip can be formed by configuring a device for converting a binary code into a gray code by using hardware consisting of an inverter and a transfer gate.

또한, 전달 게이트를 사용하였으므로 데이터 처리 속도를 개선할 수 있다.In addition, since the transfer gate is used, the data processing speed can be improved.

Claims (3)

4비트 바이너리 코드(A3,A2,A1,A0)가 입력되는 입력 레지스터;An input register into which a 4-bit binary code A 3 , A 2 , A 1 , A 0 is input; 상기 4비트 바이너리 코드를 논리 조합하는 비트 조합부; 및A bit combination unit for logically combining the 4-bit binary code; And 상기 비트 조합부에서 조합된 신호를 출력하는 출력 레지스터를 포함하며,An output register for outputting the combined signal in the bit combination unit; 상기 비트 조합부는 첫 번째 바이너리 코드(A3)는 그대로 첫 번째 그레이 코드(G3)가 되도록 설계되고, 두 번째 바이너리 코드(A2)와 첫 번째 바이너리 코드(A3)를 논리 조합하여 두 번째 그레이 코드(G2)를 생성하는 제 1 비트 조합부, 세 번째 바이너리 코드(A1)와 두 번째 바이너리 코드(A2)를 논리 조합하여 세 번째 그레이 코드(G1)를 생성하는 제 2 비트 조합부, 및 네 번째 바이너리 코드(A0)와 세 번째 바이너리 코드(A1)를 논리 조합하여 네 번째 그레이 코드(G0)를 생성하는 제 3 비트 조합부를 포함하는 그레이 코드 변환 장치.The bit combination part is designed such that the first binary code (A 3 ) is the first gray code (G 3 ) as it is, and the second binary code (A 2 ) and the first binary code (A 3 ) by a logical combination A first bit combination unit for generating a gray code G 2 , a second bit for generating a third gray code G 1 by logically combining a third binary code A 1 and a second binary code A 2 And a third bit combining unit configured to logically combine the fourth binary code (A 0 ) and the third binary code (A 1 ) to generate a fourth gray code (G 0 ). 제 1항에 있어서, 상기 제 1 내지 제 3 비트 조합부는,The method of claim 1, wherein the first to third bit combinations, 하위 바이너리 코드를 반전시키는 CMOS 제 1 인버터(IN1);A CMOS first inverter IN1 for inverting the lower binary code; 상위 바이너리 코드를 반전시키는 CMOS 제 2 인버터(IN2);A CMOS second inverter IN2 that inverts the upper binary code; 하위 바이너리 코드 및 반전된 하위 바이너리 코드의 신호에 따라, 상위 바이너리 코드를 출력하는 nMOS 및 pMOS로 된 제 1 전달 게이트; 및A first transfer gate of nMOS and pMOS for outputting an upper binary code according to a signal of the lower binary code and the inverted lower binary code; And 상기 하위 바이너리 코드 및 반전된 하위 바이너리 코드의 신호에 따라, 반전된 상위 바이너리 코드를 출력하는 nMOS 및 pMOS로 된 제 2 전달 게이트A second transfer gate of nMOS and pMOS that outputs the inverted upper binary code according to the signals of the lower binary code and the inverted lower binary code 를 포함하는 그레이 코드 변환 장치.Gray code conversion device comprising a. 제 2항에 있어서, The method of claim 2, 상기 제 1 인버터와 제 2 인버트는 CMOS로 이루어지는 그레이 코드 변환 장치.And the first inverter and the second invert are made of CMOS.
KR1020050131230A 2005-12-28 2005-12-28 Circuit for converting gray code KR20070069288A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050131230A KR20070069288A (en) 2005-12-28 2005-12-28 Circuit for converting gray code

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050131230A KR20070069288A (en) 2005-12-28 2005-12-28 Circuit for converting gray code

Publications (1)

Publication Number Publication Date
KR20070069288A true KR20070069288A (en) 2007-07-03

Family

ID=38504925

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050131230A KR20070069288A (en) 2005-12-28 2005-12-28 Circuit for converting gray code

Country Status (1)

Country Link
KR (1) KR20070069288A (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100940681B1 (en) * 2007-12-24 2010-02-08 주식회사 동부하이텍 Semiconductor circuit device and code converting device
US8711016B2 (en) 2012-04-24 2014-04-29 Samsung Electronics Co., Ltd. Binary-to-gray converting circuits and gray code counter including the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100940681B1 (en) * 2007-12-24 2010-02-08 주식회사 동부하이텍 Semiconductor circuit device and code converting device
US8711016B2 (en) 2012-04-24 2014-04-29 Samsung Electronics Co., Ltd. Binary-to-gray converting circuits and gray code counter including the same

Similar Documents

Publication Publication Date Title
US6844833B2 (en) Methods and apparatus for constant-weight encoding and decoding
US6700403B1 (en) Data driver systems with programmable modes
JPH0428180B2 (en)
JP4025276B2 (en) Integrated circuit device
KR20070069288A (en) Circuit for converting gray code
JPWO2013018274A1 (en) Time difference adjusting circuit and time difference digital converter having the same
US4875021A (en) Pseudo-noise sequence generator
CN115102553B (en) Device for converting binary code into thermometer code and electronic equipment
JP2000315949A (en) Method and circuit for reducing aperture distortion
JP2008191792A (en) Data transmission device and data transfer device
KR101377269B1 (en) Image sensor for transmitting serial data of mass storage to high speed
US7176825B2 (en) Data-converting circuit, data-converting method, and digital-to-analog converter using the same
JP2011197981A (en) I/o extension circuit
WO2001091306A1 (en) Encoder for transmitting digital image
KR20070068803A (en) Circuit for converting gray code
JP5632051B2 (en) Architecture for high-speed serial transmitters
JP3339566B2 (en) Thermometric-to-binary code conversion method and circuit, and encoder element circuit used therefor
US6476736B2 (en) Single interconnect, multi-bit interface
US6816098B2 (en) High-speed oversampling modulator device
US11239633B2 (en) Photonic transmitter drivers with logic using cascaded differential transistor pairs stepped by supply voltage differences
US6522690B1 (en) Zero determination signal generating circuit
KR200232068Y1 (en) 2's complement converter for high speed operation
KR100940681B1 (en) Semiconductor circuit device and code converting device
JPS62233931A (en) Parallel serial converter
KR100201030B1 (en) Select encoder network

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E601 Decision to refuse application