KR970028941A - Clock switching device of digital processor - Google Patents

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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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Abstract

본 발명은 마이크로프로세서의 I/O 보드 제어장치에 관한 것으로서, 특히 액세스 타이밍이 서로 다른 I/O장치를 제어하는 디지털 프로세서의 클락 스위칭 장치에 관한 것이다. I/O장치의 처리속도에 맞는 빠르기로 효율적으로 동작시키는 디지털 프로세서의 클락 스위칭 장치에 있어서, 소정의 액세스하고자하는 상기 소정의 I/O장치에 어드레스를 출력하는 어드레스생성부; 어드레스의 비트라인의 모든 레벨이 하이 상태인지를 감지하는 어드레스감지부; 상기 어드레스신호를 유입하여 디코드하는 디코더부; 상기 디코더부의 값을 유입하여 I/O장치가 데이터처리하는 소정의 기간 동안 시간을 지연하는 지연부; 상기 지연부에서 출력하는 지연신호와 디코더부 및 어드레스신호를 유입하여 상기 I/O 장치를 액세스하는 어드레스신호를 소정의 기간동안 유지시키는 게이트부; 및 상기 어드레스감지부에서 상기 I/O장치를 액세스하는 어드레스가 감지되면 상기 I/O 클락을 로우레벨로 하여 적절한 속도로 I/O 장치를 제어하는 프로세서제어부를 포함함을 특징으로 한다. 본 발명의 디지털 프로세서의 클락 스위칭 장치는 액세스되는 I/O 장치들의 처리속도에 따라 해당 I/O 장치의 속도에 맞는 I/O 제어 클락이 최적으로 조정됨으로써 시스템의 효율을 높일 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an I / O board controller of a microprocessor, and more particularly to a clock switching device of a digital processor for controlling I / O devices having different access timings. A clock switching device of a digital processor for efficiently operating at a high speed suitable for a processing speed of an I / O device, the clock switching device comprising: an address generator for outputting an address to the predetermined I / O device to be accessed; An address detecting unit for detecting whether all levels of the bit lines of the address are in a high state; A decoder unit for introducing and decoding the address signal; A delay unit for introducing a value of the decoder unit and delaying a time for a predetermined period during which an I / O device processes data; A gate unit for introducing a delay signal output from the delay unit, a decoder unit, and an address signal to maintain an address signal for accessing the I / O device for a predetermined period; And a processor controller configured to control the I / O device at an appropriate speed by setting the I / O clock to a low level when the address detecting unit detects an address for accessing the I / O device. The clock switching device of the digital processor of the present invention can increase the efficiency of the system by optimally adjusting the I / O control clock according to the speed of the I / O device according to the processing speed of the accessed I / O devices.

Description

디지털 프로세서의 클락 스위칭 장치Clock switching device of digital processor

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음As this is a public information case, the full text was not included.

제1도는 본 발명을 설명하기 위한 디지털 프로세서의 클락 스위칭 장치의 개략적 블록도이다.1 is a schematic block diagram of a clock switching device of a digital processor for explaining the present invention.

제2도는 제1도에 도시된 블록도이다.2 is a block diagram shown in FIG.

제3도는 본 발명에 따른 디지털 프로세서의 클락 스위칭 장치에서 데이터 라이트 수행시의 타이밍도이다.3 is a timing diagram when data write is performed in the clock switching device of the digital processor according to the present invention.

Claims (5)

마이크로프로세서와 접속된 다수의 I/O 장치들에 대하여 각각의 I/O 장치의 처러속도에 맞는 빠르기로 효율적으로 동작시키는 디지털 프로세서의 클락 스위칭 장치에 있어서, 소정의 액세스하고자하는 상기 소정의 I/O장치에 어드레스를 출력하는 어드레스생성부; 어드레스의 비트라인의 모든 레벨이 하이상태인지를 감지하는 어드레스감지부; 상기 어드레스신호를 유입하여 디코드하는 디코더부; 상기 디코더부의 값을 유입하여 I/O장치가 데이터처리하는 소정의 기간 동안 시간을 지연하는 지연부; 상기 지연부에서 출력하는 지연신호와 디코더부 및 어드레스신호를 유입하여 상기 I/O 장치를 액세스하는 어드레스신호를 소정의 기간동안 유지시키는 게이트부; 및 상기 어드레스감지부에서 상기 I/O장치를 액세스하는 어드레스가 감지되면 상기 I/O 클락을 로우레벨로 하여 적절한 속도로 I/O 장치를 제어하는 프로세서제어부를 포함함을 특징으로 하는 디지털 프로세서의 클락 스위칭 장치.A clock switching device of a digital processor that efficiently operates a plurality of I / O devices connected to a microprocessor at a high speed to meet the processing speed of each I / O device. An address generator for outputting an address to the O device; An address detecting unit for detecting whether all levels of the bit lines of the address are high; A decoder unit for introducing and decoding the address signal; A delay unit for introducing a value of the decoder unit and delaying a time for a predetermined period during which an I / O device processes data; A gate unit for introducing a delay signal output from the delay unit, a decoder unit, and an address signal to maintain an address signal for accessing the I / O device for a predetermined period; And a processor controller configured to control the I / O device at an appropriate speed by setting the I / O clock low when the address detecting unit detects an address that accesses the I / O device. Clock switching device. 제1항에 있어서, 상기 어드레스감지부는 어드레스의 모든 라인비트의 값이 모두 하이레벨이 아니면 로우레벨을 유지함을 특징으로 하는 디지털 프로세서의 클락 스위칭 장치.The clock switching device of claim 1, wherein the address detecting unit maintains a low level when all of the line bits of the address are not at the high level. 제1항에 있어서, 상기 지연부는 각 I/O 장치의 처리속도에 맞는 소정의 처리시간을 지연시킴을 특징으로 하는 디지털 프로세서의 클락 스위칭 장치.The clock switching device of claim 1, wherein the delay unit delays a predetermined processing time corresponding to a processing speed of each I / O device. 제1항에 있어서, 상기 어드레스생성부에서 출력된 어드레스를 전송하는 어드레스버스를 풀업됨을 특징으로 하는 디지털 프로세서의 클락 스위칭 장치.The clock switching device of claim 1, wherein the address bus for transmitting the address output from the address generator is pulled up. 제1항에 있어서, 상기 게이트부는 어드레스버스의 각 라인수만큼 구성됨을 특징으로 하는 디지털 프로세서의 클락 스위칭 장치.2. The clock switching device of claim 1, wherein the gate portion is configured by the number of lines of the address bus. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.
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