KR20000045239A - Device for input/output of pci bus - Google Patents

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KR20000045239A KR1019980061797A KR19980061797A KR20000045239A KR 20000045239 A KR20000045239 A KR 20000045239A KR 1019980061797 A KR1019980061797 A KR 1019980061797A KR 19980061797 A KR19980061797 A KR 19980061797A KR 20000045239 A KR20000045239 A KR 20000045239A
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Abstract

PURPOSE: A device for input/output of PCI bus is disclosed to enable the decoding of address in the data input/output process by PCI bus. CONSTITUTION: A device for input/output of PCI bus is composed of PCI bus, ISA bus, PCI bus master block, ISA devices, data input/output block, bridge interface block, snooping control block, and a memory. PCI bus(31), situated between host bus and expansion bus, is connected to ISA bus(32), which is used as expansion bus. PCI bus master block(34) controls input and output of data and executes master decoding. ISA devices(33a)(33b), which are connected to PCI bus target blocks(35a)(35b) and ISA bus, execute subtractive decoding. Input/output device is situated between PCI bus and ISA bus. Data input/output block(36) is composed of a bridge interface block(39), which connects PCI bus and ISA bus, a snooping control block(37) which snoops addresses stored in local bus and reports the bridge results, and a memory(38) that saves device address information that are connected to ISA bus.

Description

피씨아이(ＰＣＩ)버스의 데이터 입출력 장치Data input / output device of PCI bus

본 발명은 PCI(Peripheral Component Interface)버스에 관한 것으로, 특히 데이터 입출력 동작에서 어드레스의 고속 디코딩이 가능하도록한 피씨아이(PCI)버스의 데이터 입출력 장치에 관한 것이다.The present invention relates to a Peripheral Component Interface (PCI) bus, and more particularly, to a data input / output device of a PCI bus that enables high-speed decoding of an address in a data input / output operation.

PCI 버스상에서의 스누핑(snooping)이란 마스터가 타겟(메모리 디바이스)과 데이터를 주고 받을 때 캐쉬와의 일관성을 맞추기 위하여 브릿지 인터페이스 블록이 행하는 일련의 동작을 말한다.Snooping on the PCI bus is a series of operations performed by the bridge interface block to ensure consistency with the cache when the master exchanges data with the target (memory device).

이하, 첨부된 도면을 참고하여 종래 기술의 피씨아이(PCI)버스의 데이터 입출력 장치에 관하여 설명하면 다음과 같다.Hereinafter, a data input / output device of a PCI bus of the prior art will be described with reference to the accompanying drawings.

도 1은 종래 기술의 PCI 버스 구조의 데이터 입출력 장치의 구성도이고, 도 2는 종래 기술의 PCI 버스 데이터 입출력 장치의 어드레싱 타이밍도이다.1 is a configuration diagram of a data input / output device of a PCI bus structure of the prior art, and FIG. 2 is an addressing timing diagram of a PCI bus data input / output device of the prior art.

종래 기술의 전형적인 컴퓨터 시스템(Typical computer system)에서 프로세서부(1)는 캐쉬 서브 시스템(Cache subsystem)이 호스트 버스와 연결된 구조를 갖는다.In a typical computer system of the prior art, the processor unit 1 has a structure in which a cache subsystem is connected to a host bus.

호스트 버스는 EISA(Extended Industry Standard Architecture)버스, ISA(Industry Standard Architecture)버스 또는 마이크로 채널 버스와 연결된다.The host bus is connected to an extended industry standard architecture (EISA) bus, an industry standard architecture (ISA) bus, or a micro channel bus.

이와 같은 버스 시스템에서는 느린 입출력 디바이스로 인하여 고속 프로세서의 경우 그 성능이 제한적으로 실행된다.In such a bus system, the performance of a high-speed processor is limited due to a slow I / O device.

이와같은 이유 때문에 그후로 개발되는 프로세서들은 고속 클럭킹에 의한 동작 제어 및 데이터 처리 과정을 개선하기 위하여 로컬 버스를 채택하였다.For this reason, later processors have adopted a local bus to improve the operation control and data processing by high-speed clocking.

로컬 버스는 호스트 버스와 확장 버스(Expansion bus)사이에 브릿지 회로에 의해 연결 구성된다.The local bus is connected by a bridge circuit between the host bus and the expansion bus.

표준 로컬 버스로는 VESA(Video Equipment Standard Association),VL 버스, 인텔사(社) PCI 그리고 애플사(社)의 퀵링(QuickRing)이 있다.Standard local buses include the Video Equipment Standard Association (VESA), the VL bus, Intel's PCI, and Apple's QuickRing.

도 1은 PCI버스를 채택한 컴퓨터 시스템의 전형적인 레이 아웃을 나타낸 것으로, 그 연결 구성은 다음과 같다.Figure 1 shows a typical layout of a computer system employing a PCI bus, the connection configuration is as follows.

호스트 버스를 사용하는 프로세서부(1)는 프로세서-캐쉬-메모리 서브 시스템이 PCI 브릿지 블록(2)을 통하여 PCI 버스와 연결되어 있다.In the processor unit 1 using the host bus, the processor-cache-memory subsystem is connected to the PCI bus through the PCI bridge block 2.

PCI 버스는 오디오 처리부,비디오 처리부,DRAM(Dynamic Random Access Memory)를 포함하는 오디오/비디오 조건 설정부(3)와 프레임 버퍼(8)를 통하여 프레임 단위로 그래픽 처리를 하는 그래픽 처리부(7),SCSI(Small Computer System Interface)(4),LAN(Local Area Network)(5) 등의 서브시스템들에 연결된다.The PCI bus includes an audio processing unit, a video processing unit, an audio / video condition setting unit 3 including a dynamic random access memory (DRAM), and a graphics processing unit (7) which performs graphics processing on a frame-by-frame basis through a frame buffer (8), SCSI. (Small Computer System Interface) (4), Local Area Network (LAN) (5) and the like.

그리고 입출력 단자들을 포함하는 입출력 보드(9)와 PCI 버스를 연결하는 확장 버스 칩 세트(6)는 브릿지 회로로 구성된다.The expansion bus chip set 6 connecting the input / output board 9 including the input / output terminals and the PCI bus is composed of a bridge circuit.

도 2는 PCI 어드레싱 타이밍을 나타낸 것으로, PCI에서 어드레싱과 디바이스 셀렉션(Device Selection)을 포지티브 디코딩 기법(positive decoding technique)으로 수행한다.FIG. 2 illustrates PCI addressing timing. In FIG. 2, addressing and device selection are performed by a positive decoding technique in PCI.

현재의 버스 마스터(Current bus master)는 어드레스 라인 AD[31:0]에 어드레스를 배열(place)하고, 버스 명령 라인(Bus command lines)에 컨트롤 워드(control word)를 배열한다.The current bus master places an address on the address line AD [31: 0] and a control word on the Bus command lines.

여기서, 어드레스 라인 AD[31:0]는 32비트 어드레스 및 데이터 라인을 뜻한다.Here, the address lines AD [31: 0] mean 32-bit address and data lines.

현재의 버스 마스터(Current bus master)는 신호 처리(transaction)를 알리기 위하여 FRAME#을 확정(assertion)하는 기능을 수행한다.The current bus master performs the function of asserting FRAME # in order to inform signal processing.

여기서, FRAME#는 프레임 신호, 트랜잭션의 시작과 종료를 뜻한다.Here, FRAME # means the frame signal, the start and end of a transaction.

각 디바이스는 어드레스와 버스 명령을 검색하고 현재 확정된 어드레스 및 버스 명령 신호가 디바이스를 선택하였는지를 판단한다.Each device retrieves an address and a bus command and determines whether the currently determined address and bus command signal has selected the device.

만약, 디바이스를 선택하였다면 디바이스는 선택되어진 것을 인식하기 위하여 DEVSEL#(디바이스 선택신호)를 확정하여 트랜잭션을 요구한다.If a device is selected, the device determines the DEVSEL # (device selection signal) and requests a transaction to recognize that the device has been selected.

이와 같은 트랜잭션요구 동작은 버스 마스터가 FRAME#를 확정한후 1,2 또는 3 클럭 사이클이내에 수행된다.This transaction request operation is performed within 1, 2, or 3 clock cycles after the bus master confirms FRAME #.

PCI는 클럭 신호 CLK의 상승 엣지에 동기(synchronous)되어 이와 같은 동작을 수행하고 다양한 신호들이 샘플링된다.PCI performs this operation in synchronization with the rising edge of the clock signal CLK and various signals are sampled.

표준 PCI에서는 하나의 PCI 디바이스가 어드레싱 디코딩의 대안이 되는 서브트랙티브 디코딩(subtractive decoding) 기법으로 디코딩하는 것이 가능하다.In standard PCI, it is possible for one PCI device to decode using a subtractive decoding technique that is an alternative to addressing decoding.

서브트랙티브 디코딩 디바이스는 어드레스를 포지티브 디코딩 기법으로 디코딩하지 못한다.The subtractive decoding device does not decode the address with a positive decoding technique.

그러나 PCI 디바이스가 포지티브 디코딩인지 아닌지를 결정할 수 있다.However, you can decide whether the PCI device is positive decoding or not.

만약, 프레임이 시작된후 3 클럭(three clock)이내에 DEVSEL#을 확정하지 못하면, 서브 디코딩 디바이스는 DEVSEL#을 확정하여 트랜잭션을 요구할 수 있다.If the DEVSEL # is not confirmed within three clocks after the start of the frame, the sub decoding device may request the transaction by confirming the DEVSEL #.

확장 버스 브릿지 블록은 서브트랙티브 디코딩 디바이스이다.The extended bus bridge block is a subtractive decoding device.

이와 같이, 확장 버스 칩 세트(6)는 무응답 어드레스(unanswered address)에 디폴트로 서브트랙티브 디코딩 디바이스가 된다.As such, the expansion bus chip set 6 becomes a subtractive decoding device by default at an unanswered address.

이와 같은 종래 기술의 PCI 버스이 데이터 입출력 장치는 다음과 같은 문제가 있다.The prior art PCI bus data input and output device has the following problems.

확장 버스를 갖는 PCI 버스 시스템에서는 확장 버스에 연결된 디바이스가 서브트랙티브 디코딩 디바이스로써 PCI 버스에 연결된 버스 마스터가 FRAME#을 확정한후 one, two, three 클럭 사이클 이내에 포지티브 디코딩 동작을 수행한후 이안에 디코딩이 완료되지 않는 경우에는 네 번째 클럭 사이클에서 서브트랙티브 디코딩을 수행하게 되는 느린 어드레스 디코딩 구조를 갖는다.In a PCI bus system with an expansion bus, the device connected to the expansion bus is a subtractive decoding device, and the bus master connected to the PCI bus performs a positive decoding operation within one, two or three clock cycles after confirming FRAME #. If the decoding is not completed, it has a slow address decoding structure that performs subtractive decoding in the fourth clock cycle.

이는 PCI 버스 시스템에서 데이터의 입출력 효율을 저하시키는 것으로 시스템의 확장성을 저하시킨다.This decreases the input / output efficiency of data in the PCI bus system, thereby reducing the scalability of the system.

본 발명은 이와 같은 종래 기술의 PCI 버스 시스템의 문제를 해결하기 위하여 안출한 것으로, 데이터 입출력 동작에서 어드레스의 고속 디코딩이 가능하도록한 피씨아이(PCI)버스의 데이터 입출력 장치를 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve such a problem of the prior art PCI bus system, and an object thereof is to provide a data bus input / output device of a PCI bus that enables high-speed decoding of an address in a data input / output operation. .

도 1은 종래 기술의 PCI 버스 구조의 데이터 입출력 장치의 구성도1 is a block diagram of a data input / output device of a PCI bus structure of the prior art

도 2는 종래 기술의 PCI 버스 데이터 입출력 장치의 어드레싱 타이밍도2 is an addressing timing diagram of a prior art PCI bus data input / output device.

도 3은 본 발명에 따른 피씨아이(PCI)버스의 데이터 입출력 장치의 구성 블록도3 is a block diagram illustrating a data input / output device of a PCI bus according to the present invention.

도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings

31. PCI 버스 32. ISA 버스31.PCI bus 32.ISA bus

33a.33b. ISA 디바이스 34. PCI 버스 마스터 블록33a.33b. ISA device 34.PCI bus master block

35a.35b. PCI 버스 타겟 블록 36. 데이터 입출력 블록35a.35b. PCI Bus Target Block 36. Data I / O Block

37. 스누핑 제어 블록 38. 메모리37. Snooping control block 38. Memory

39. 브릿지 인터페이스 블록39. Bridge interface block

어드레스의 고속 디코딩이 가능하도록한 본 발명에 따른 피씨아이(PCI)버스의 데이터 입출력 장치는 호스트 버스와 확장 버스 사이에 구성되는 PCI 버스와, 확장 버스로 사용되는 ISA 버스와,상기 PCI 버스에 연결 구성되어 데이터의 입출력을 제어하고 마스터 디코딩을 수행하는 PCI 버스 마스터 블록, PCI 버스 타겟 블록들과,상기 PCI 버스와 ISA 버스사이에 구성되어 PCI 버스 마스터블록의 어드레스를 스누핑하므로써 자신의 어드레스 메모리에 스눕 히트(snoop hit)할 경우 확장 브릿지에 히트 신호를 내보내어 현재 액세스의 타겟으로 디바이스 선택 신호(DEVSEL#)를 확정하는 데이터 입출력 블록과,상기 ISA 버스에 연결 구성되어 서브트랙티브 디코딩 동작을 수행하는 ISA 디바이스들을 포함하여 이루어지는 것을 특징으로 한다.The data input / output device of the PCI bus (PCI) bus according to the present invention that enables high-speed decoding of the address is a PCI bus configured between the host bus and the expansion bus, an ISA bus used as an expansion bus, and connected to the PCI bus. PCI bus master blocks and PCI bus target blocks configured to control input / output of data and perform master decoding, and are configured between the PCI bus and the ISA bus to snoop in their address memory by snooping addresses of the PCI bus master block. A data input / output block that sends a hit signal to an extension bridge to determine a device selection signal DEVSEL # as a target of the current access when a hit hits, and is connected to the ISA bus to perform a subtractive decoding operation. Including ISA devices.

이하, 첨부된 도면을 참고하여 본 발명에 따른 PCI 버스의 데이터 입출력 장치에 관하여 상세히 설명하면 다음과 같다.Hereinafter, a data input / output device of a PCI bus according to the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명에 따른 피씨아이(PCI)버스의 데이터 입출력 장치의 구성 블록도이다.3 is a block diagram illustrating a data input / output device of a PCI bus according to the present invention.

본 발명에 따른 PCI 버스 시스템은 어드레스 메모리(38)와 스누핑 제어 블록(37)을 구성하여 포지티브 디코딩 블록을 이용한 어드레스 디코딩이 고속으로 즉, 3 클럭 사이클이내에서 결정하여 수행되도록한 것이다.The PCI bus system according to the present invention configures the address memory 38 and the snooping control block 37 so that address decoding using the positive decoding block can be determined at high speed, that is, within three clock cycles.

그 구성은 먼저, 호스트 버스와 확장 버스 사이에 구성되는 PCI 버스(31)와, 확장 버스로 사용되는 ISA 버스(32)와, 상기 PCI 버스(31)에 연결 구성되어 데이터의 입출력을 제어하고 마스터 디코딩을 수행하는 PCI 버스 마스터 블록(34), PCI 버스 타겟 블록들(35a)(35b)과, ISA 버스(32) 연결 구성되어 서브트랙티브 디코딩 동작을 수행하는 ISA 디바이스들(33a)(33b)과, PCI 버스(31)와 ISA 버스(32)사이에 구성되는 데이터 입출력 블록(36)으로 구성된다.First, the configuration is connected to the PCI bus 31 configured between the host bus and the expansion bus, the ISA bus 32 used as the expansion bus, and the PCI bus 31 to control input / output of data and to master PCI bus master block 34 to perform decoding, PCI bus target blocks 35a and 35b, and ISA bus 32 connected to ISA devices 33a and 33b to perform subtractive decoding operations And a data input / output block 36 formed between the PCI bus 31 and the ISA bus 32.

데이터 입출력 블록(36)은 PCI 버스(31)와 ISA 버스(32)를 연결 구성하는 브릿지 인터페이스 블록(39)과, 로컬 버스에 실린 어드레스를 스누핑하여 확장 브릿지에 결과를 알려주는 역할을 하는 스누핑 제어 블록(37)과, ISA 버스(32)에 연결된 디바이스의 어드레스 정보를 저장하는 메모리(38)로 구성된다.The data input / output block 36 is a snooping control that serves as a bridge interface block 39 that connects the PCI bus 31 and the ISA bus 32 to the expansion bridge by snooping an address carried on the local bus. It consists of a block 37 and a memory 38 that stores address information of devices connected to the ISA bus 32.

이와 같이 구성된 본 발명에 따른 PCI 버스의 데이터 입출력 장치는 다음과 같이 서브트랙티브 디바이스를 이용한 어드레스 디코딩을 수행한다.The data input / output device of the PCI bus according to the present invention configured as described above performs address decoding using a subtractive device as follows.

클럭은 PCI 버스(31)의 모든 트랙잭션 타이밍을 제공하고 PCI 버스 마스커 블록(34),PCI 버스 타겟 블록(35a)(35b)에 입력으로 사용된다.The clock provides all of the transaction timings of the PCI bus 31 and is used as input to the PCI bus masker block 34 and the PCI bus target blocks 35a and 35b.

다른 모든 PCI 신호들은 상승 엣지 CLK에서 샘플링된다.All other PCI signals are sampled at the rising edge CLK.

PCI 어드레스 및 데이터 신호들은 multiplexed same line, AD[31:0]이 사용되고, 트랜잭션의 제 1 클럭동안, AD[31:0]에 피지컬 바이트 어드레스(32비트)를 포함한다.PCI address and data signals are used multiplexed same line, AD [31: 0], and include a physical byte address (32 bits) in AD [31: 0] during the first clock of the transaction.

그리고 다음 클럭(Subsequent clock)동안에 AD[31:0]에는 데이터가 실린다.During the next clock, AD [31: 0] is loaded with data.

버스 명령 신호 및 바이트 인에이블도 multiplexed same line,C/BE#[3:0]이며 어드레스 트랜잭션 위상 구간에서 C/BE#[3:0]은 버스 명령 신호가 실려 있고, 다음 데이터 위상 구간동안에는 바이크 인에이블 신호가 실려있다.The bus command signal and byte enable are also multiplexed same line, C / BE # [3: 0]. In the address transaction phase section, C / BE # [3: 0] carries the bus command signal and the bike during the next data phase section. Enable signal is shown.

그리고 프레임 신호, FRAME#은 액세스 동작의 시작과 지속(duration)을 나타내기(indicate)위하여 현재의 버스 마스터 블록에 의해 구동된다.The frame signal, FRAME #, is driven by the current bus master block to indicate the start and duration of the access operation.

FRAME#이 확정(시작)되면 버스 트랜잭션이 시작되고 데이터 전송을 수행한다.When FRAME # is confirmed (started), the bus transaction starts and data transfer is performed.

FRAME#이 종료(de assertion)되면 트랜잭션은 최종 데이터 구간이 된다.When FRAME # is deasserted, the transaction becomes the final data interval.

디바이스 셀렉트 신호, DEVSEL#은 현재 액세스되는 타겟으로써 액티브 구동되는 구동 디바이스가 그것의 어드레스를 디코딩하고 있는 것을 가리키며 DEVSEL#은 입력으로써 버스에 어느 디바이스가 선택되었는지를 나타낸다.The device select signal, DEVSEL #, indicates that the drive device that is currently driven as the target being accessed is decoding its address and DEVSEL # indicates which device is selected on the bus as an input.

스누핑 제어 블록(37)은 확장 버스에 연결된 다바이스의 어드레스 정보를 담고 있는 메모리(38)를 이용하여 포지티브 디코딩 디바이스와 같이 PCI 버스 마스터블록(34)의 어드레스를 스누핑하므로써 자신의 어드레스 메모리에 스눕 히트(snoop hit)할 경우 확장 브릿지에 히트 신호를 내보내어 현재 액세스의 타겟으로 DEVSEL#을 확정한다.The snooping control block 37 uses the memory 38 containing the address information of the device connected to the expansion bus to snoop hit into its address memory by snooping the address of the PCI bus master block 34 as a positive decoding device. snoop hit) sends a hit signal to the extension bridge to determine the DEVSEL # as the target of the current access.

이와 같은 본 발명에 따른 PCI 버스의 데이터 입출력 장치는 다음과 같은 효과가 있다.The data input / output device of the PCI bus according to the present invention has the following effects.

포지티브 디코딩이 3 클럭 사이클 이내에 완료되지 않는 경우 확장 브릿지를 통하여 어드레스를 다시 서브트랙티브 디코딩하지 않고 서브트랙티브 디코딩 디바이스를 스누핑의 결과에 따라 포지티브 디코딩을 수행할 수 있도록하므로써 어드레스 디코딩에 소요되는 클럭 사이클을 감소시킨다.If positive decoding does not complete within three clock cycles, the clock cycles required for address decoding can be achieved by allowing the subtractive decoding device to perform positive decoding as a result of snooping without having to subactively decode the address again through the extension bridge. Decreases.

이는 PCI 버스 시스템에서 데이터 입출력이 효율적으로 이루어지도록 하는 효과가 있다.This has the effect of efficient data input and output in the PCI bus system.

Claims (5)

호스트 버스와 확장 버스 사이에 구성되는 PCI 버스와,A PCI bus configured between the host bus and the expansion bus, 확장 버스로 사용되는 ISA 버스와,An ISA bus used as an expansion bus, 상기 PCI 버스에 연결 구성되어 데이터의 입출력을 제어하고 마스터 디코딩을 수행하는 PCI 버스 마스터 블록, PCI 버스 타겟 블록들과,PCI bus master blocks and PCI bus target blocks that are connected to the PCI bus and control input / output of data and perform master decoding; 상기 PCI 버스와 ISA 버스사이에 구성되어 PCI 버스 마스터블록의 어드레스를 스누핑하므로써 자신의 어드레스 메모리에 스눕 히트(snoop hit)할 경우 확장 브릿지에 히트 신호를 내보내어 현재 액세스의 타겟으로 디바이스 선택 신호(DEVSEL#)를 확정하는 데이터 입출력 블록과,It is configured between the PCI bus and the ISA bus to snoop hit the address memory of the PCI bus master block and sends a hit signal to the extension bridge when snoop hits to its address memory. A data input / output block that determines #), 상기 ISA 버스에 연결 구성되어 서브트랙티브 디코딩 동작을 수행하는 ISA 디바이스들을 포함하여 구성되는 것을 특징으로 하는 PCI 버스의 데이터 입출력 장치.And an ISA device coupled to the ISA bus to perform a subtractive decoding operation. 제 1 항에 있어서, 데이터 입출력 블록은 PCI 버스와 ISA 버스를 연결 구성하는 브릿지 인터페이스 블록과,The apparatus of claim 1, wherein the data input / output block comprises: a bridge interface block connecting the PCI bus and the ISA bus; 로컬 버스에 실린 어드레스를 스누핑하여 확장 브릿지에 결과를 알려주는 역할을 하는 스누핑 제어 블록과,A snooping control block that snoops the address on the local bus and informs the extension bridge of the result; ISA 버스에 연결된 디바이스의 어드레스 정보를 저장하는 메모리로 구성되는 것을 특징으로 하는 PCI 버스의 데이터 입출력 장치.And a memory for storing address information of a device connected to an ISA bus. 제 1 항에 있어서, 클럭은 PCI 버스의 모든 트랙잭션 타이밍을 제공하고 다른 모든 PCI 신호들은 상승 엣지 CLK에서 샘플링되는 것을 특징으로 하는 PCI 버스의 데이터 입출력 장치.2. The data input / output device of a PCI bus of claim 1, wherein the clock provides all of the transaction timings of the PCI bus and all other PCI signals are sampled at the rising edge CLK. 제 1 항에 있어서, PCI 어드레스 및 데이터 신호들은 AD[31:0]이 사용되고, 트랜잭션의 제 1 클럭동안, AD[31:0]에 피지컬 바이트 어드레스(32비트)를 포함하는 것을 특징으로 하는 PCI 버스의 데이터 입출력 장치.The PCI address of claim 1, wherein the PCI address and data signals are AD [31: 0] used and include a physical byte address (32 bits) in AD [31: 0] during the first clock of the transaction. Data input / output device on the bus. 제 4 항에 있어서, 다음 클럭(Subsequent clock)동안에 AD[31:0]에는 데이터가 실리는 것을 특징으로 하는 PCI 버스의 데이터 입출력 장치.5. The data input / output device of a PCI bus according to claim 4, wherein data is carried on AD [31: 0] during a next clock.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100397124B1 (en) * 2001-12-27 2003-09-06 엘지전자 주식회사 Between Boards Message Handling System and Method
KR100714400B1 (en) * 2001-05-18 2007-05-04 삼성전자주식회사 Data processing system of having extended pci buffer

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100714400B1 (en) * 2001-05-18 2007-05-04 삼성전자주식회사 Data processing system of having extended pci buffer
KR100397124B1 (en) * 2001-12-27 2003-09-06 엘지전자 주식회사 Between Boards Message Handling System and Method

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