KR970024635A - 비터비 디코더용 논리블록 - Google Patents

비터비 디코더용 논리블록 Download PDF

Info

Publication number
KR970024635A
KR970024635A KR1019960046636A KR19960046636A KR970024635A KR 970024635 A KR970024635 A KR 970024635A KR 1019960046636 A KR1019960046636 A KR 1019960046636A KR 19960046636 A KR19960046636 A KR 19960046636A KR 970024635 A KR970024635 A KR 970024635A
Authority
KR
South Korea
Prior art keywords
distance
state memories
value
determined
state
Prior art date
Application number
KR1019960046636A
Other languages
English (en)
Other versions
KR100371950B1 (ko
Inventor
테메리낙크 미오드라크
Original Assignee
볼프강 자우어
도이취 아이티티 인더스트리스 게젤샤프트 미트 베쉬랭크터 하프퉁
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 볼프강 자우어, 도이취 아이티티 인더스트리스 게젤샤프트 미트 베쉬랭크터 하프퉁 filed Critical 볼프강 자우어
Publication of KR970024635A publication Critical patent/KR970024635A/ko
Application granted granted Critical
Publication of KR100371950B1 publication Critical patent/KR100371950B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/63—Joint error correction and other techniques
    • H03M13/635—Error control coding in combination with rate matching
    • H03M13/6362—Error control coding in combination with rate matching by puncturing
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
    • H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
    • H03M13/41—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/65—Purpose and implementation aspects
    • H03M13/6502—Reduction of hardware complexity or efficient processing

Landscapes

  • Physics & Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Error Detection And Correction (AREA)
  • Detection And Correction Of Errors (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)

Abstract

본 발명은 N개의 상태(st(k))가 평가되는 컨벌류션 코드에 의해 엔코드된 데이타시퀀스를 디코딩하기 위한 논리 블록을 개시하고 있다. 상기 상태들은 연관된 경로(p)와 누산된 거리값(D)을 기억하는 N개의 상태 메모리(m)에 할당된다. 상기 N개의 상태 메모리는 동시에 처리될 가장 작은 그룹으로서 판독될 2개의 상태 메모리(A1, A2)와 기록될 2개의 상태 메모리(A3,A4)를 각각 갖는 병렬 처리 블록과 연관된다. 최적의 메모리 구조는 병렬 처리를 단순화하고 회로의 복잡도를 감소시킨다.

Description

비터비 디코더용 논리블록
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
도8은 본 발명에 따른 논리 블록의 구조를 나타내는 도면.

Claims (16)

  1. 컨벌류션 코드에 의해 엔코드된 데이타 시퀀스를 디코드하기 위한 논리블록으로서, 전송될 데이타 채널이 각 수신 순간(k)에서 N개의 가능 상태(st(k))중 하나에 의해 정의되는 논리 블록에 있어서, 연관된 경로(p)와 누산된 거리값(D)을 기억하는 N개의 상태 메모리(m)와, 기억된 테이블(T)에 의해 수신된 데이타(a(k), b(k))로 부터 N상태 메모리의 새로운 내용을 결정하는 제어 및 산술부(DR, BP, AW, C1, S1 내지 S4)와, 지연소자(V1, V2)를 포함하는데, 상기 N개의 상태 메모리는 동시에 처리될 가장 작은 그룹(A1, A2, A3, A4)으로서 판독될 제1및 제2상태 메모리(A1,A2)와 기록될 제3및 제4상태 메모리(A3, A4)가 4개의 변이를 통하여 연결되는 병렬처리 블록과 연관되며, 상기 제어 및 산술부는 수신된 데이타(a(k), b(k))와 테이블(T)에 기억되며 각 변이에 할당되는 데이타(a′, b′)를 비교함으로써 거리 계산기(DR)에 의해 그룹(A1 내지 A4)에 대해 새로운 거리값(d1, d2)을 결정하고 4개의 각 변이에 대해 누산된 거리값(D)을 계산하며, 상기 제어 및 산술부의 연산기(BP)는 그룹(A1 내지 A4)내에서 작은 누산 거리값(D)에 좌우되는 제3및 제4상태 메모리 (A3,A1) 각각에 대한 2개의 가능한 변이중 하나를 선택하여 관련 경로(p)의 가장 이전의 변이로부터 후보자(Ki)를 결정하며, 상기 제어 및 산술부의 선택회로(AW)는 상기 누산된 거리값(D)로부터 최소 거리값(Dmin)을 결정함으로써 관련된 후보자 (Ki)가 출력 비트(o(k))로서 전달되는 변이를 선택하며, 현재 그룹(A)의 제3및 제4상태 메모리(A3,A4)로의 새로운 내용의 기록은 상기 지연소자(V1,V2)를 통하여 후속하는 그룹(T)에서 아직 판독되지 않은 상기 제4상태 메모리(A4)에 대해 발생하여 현재 그룹(A)에서 이전 내용의 판독과 새로운 내용의 기록간의 시간차를 보상하는 것을 특징으로 하는 논리블록.
  2. 제1항에 있어서, 상기 N개의 상태 메모리는 이전 오름순 상태로 정렬되어, 각 그룹(A1 내지 A4)에서 제1및 제2상태 메모리(A1, A2)는 쌍을 이루고 상기 제3및 제4상태 메모리(A3, A4)는 N/2 기억위치만큼 분리되어 있는 것을 특징으로 하는 논리블록.
  3. 제2항에 있어서, 이진 오름순 상태로 정렬되는 상기 N개의 상태 메모리는 번호 0내지 N-1가 오름순으로 할당되고, 상기 번호에 따라 0내지 N/2-2의 짝수 상태 메모리가 형성하는 제1영역(ET), 1내지 N/2-1의 홀수 상태 메모리가 형성하는 제2영역(OT), N/2내지 N-2의 짝수 상태 메모리가 형성하는 제3영역(EB) 및 N/2+1 내지 N-1의 홀수 상태 메모리가 형성하는 제4영역(OB)인 4개의 유사 영역으로 분할되며, 상기 N개의 상태 메모리는 적당한 영역(ET, OT, EB, OB)과 상기 각 영역에 있는 상태 메모리의 상대 위치를 정의하는 증가가능한 어드레스를 통하여 번지 지정되는데, 상기 위치는 개시값(0)에서 시작하여 종료값(N/4-1)에서 끝나느 것을 특징으로 하는 논리블록.
  4. 제3항에 있어서, 상기 제1내지 제4영역(ET, OT, EB, OB)에서 상기 상태 메모리를 선택하기 위한 평가 사이클동안 상기 제어 및 산술부(DR, BP, AW, C1, S1 내지 S4)는 증가가능한 어드레스를 개시값(0)으로부터 종료값(N/4-1)까지 증가시키고, 상기 제1내지 제4영역의 각 선택은 상기 제어 및 산술부에서 결정된 시퀀스에 따라 발생하는 것을 특징으로 하는 논리블록.
  5. 제4항에 있어서, 상기 각4개의 영역(ET, OT, EB, OB)은 별도의 판독버스와별도의 기록버스에 접속되며, 상기 4개의 판독버스 및 상기 4개의 기록버스의 선택은 상기 제어 및 산술부에 의해 제어되는 스위치 또는 멀티클렉서 장치(S1 내지 S4)에 의해 행해지는 것을 특징으로 하는 논리블록.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 거리값(d0, d1)은 논리 0 및 1 위치에 대한 거리로서 수신원 데이타쌍(a(k) , b(k) )로부터 거리계산기(dr)에서 결정되는 것을 특징으로 하는 논리블록.
  7. 제1항 내지 제5항중 어느 한 항에 있어서, 수신된 신호에 의해 결정되는 논리 0 및 1 위치간의 아날로그 또는 논리거리범위는 홀수개(2B-1)의 양자화 범위로 분할되고, 상기 양자화 범위는 B비트에 의해 연속적으로 엔코드되며, 상기 중간 양자화 범위(2B/2-1)는 중간 거리값(dn)의 역할을 하는 것을 특징으로 하는 논리블록.
  8. 제6항에 있어서, 수신된 신호에 의해 결정되는 논리 0 및 1위치간의 아날로그 또는 논리 거리범위는 홀수개(2B-1)의 양자와 범위로 분할되고, 상기 양자화 범위는 B비트에 의해 연속적으로 엔코드되며, 상기 중간 양자화 범위(2B/2-1)는 중간 거리값(dn)의 역할을 하는 것을 특징으로 하는 논리블록.
  9. 제7항에 있어서, 상기 거리 계산기 (DR)에서 상기 거리값d0, d1)은 값 1보다 작은 미리 결정된 소정의 인자((2Bn-1)/2B)와 곱해지며, 이진 고딩된 수자로서 표현되는 상기 얻어진 곱중에서 B 최상위 비트는 각각의 양자와 범위에 할당되는 상대적인 거리값을 형성하는데 사용되는 것을 특징으로 하는 논리블록.
  10. 제8항에 있어서, 상기 거리 계산기(DR)에서 상기 거리값(d0,d1)은 값 1보다 작은 미리 결정된 소정의 인자(2B-1)/2B)와 곱해지며, 이진 코딩된 수자로서 표현되는 상기 얻어진 곱중에서 B 최상위 비트는 각각의 양자와 범위에 할당되는 상대적인 거리값을 형성하는데 사용되는 것을 특징으로 하는 논리블록.
  11. 제9항에 있어서, 상기 거리 계산기(DR)에서 상기 B비트의 절사 이전에 오프셋값이 상기 곱값에 더해지는데 비트수에서는 짧아지지 않으며, 상기 오프셋 값은 상기 중간 양자화 범위가 상기 중간 거리값(dn)에 대해 대칭이 되도록 미리 설정되는 것을 특징으로 하는 논리블록.
  12. 제10항에 있어서, 상기 거리 계산기(DR)에서 상기 B비트의 절사 이전에 오프셋값이 상기 곱값에 더해지는데 비트수에서는 짧아지지 않으며, 상기 오프셋 값은 상기 중간 양자화 범위가 상기 중간 거리값(dn)에 대해 대칭이 되도록 미리 설정되는 것을 특징으로 하는 논리블록.
  13. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 절대 거리값(d1, d2)은 근사법에 의해 결정되는 것을 특징으로 하는 논리블록.
  14. 제6항에 있어서, 상기 절대 거리값(d1, d2)은 근사법에 의해 결정되는 것을 특징으로 하는 논리블록.
  15. 제7항에 있어서, 상기 절대 거리값(d1, d2)은 근사법에 의해 결정되는 것을 논리블록.
  16. 제8항 내지 제12항에 에 있어서, 상기 절대 거리값(d1, d2)은 근사법에 의해 결정되는 것을 특징으로 하는 논리블록
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960046636A 1995-10-21 1996-10-18 비터비디코더용논리블록 KR100371950B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP95116616.4 1995-10-21
EP95116616A EP0769853B1 (de) 1995-10-21 1995-10-21 Logischer Block für einen Viterbi-Decoder

Publications (2)

Publication Number Publication Date
KR970024635A true KR970024635A (ko) 1997-05-30
KR100371950B1 KR100371950B1 (ko) 2003-04-10

Family

ID=8219737

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960046636A KR100371950B1 (ko) 1995-10-21 1996-10-18 비터비디코더용논리블록

Country Status (5)

Country Link
US (1) US5887036A (ko)
EP (1) EP0769853B1 (ko)
JP (1) JP3784896B2 (ko)
KR (1) KR100371950B1 (ko)
DE (1) DE59509663D1 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6510536B1 (en) * 1998-06-01 2003-01-21 Her Majesty The Queen In Right Of Canada, As Represented By The Minister Of Industry Through The Communications Research Centre Reduced-complexity max-log-APP decoders and related turbo decoders
US6477680B2 (en) * 1998-06-26 2002-11-05 Agere Systems Inc. Area-efficient convolutional decoder
US6381271B1 (en) * 1998-08-17 2002-04-30 Telefonaktiebolaget Lm Ericsson (Publ) Low complexity decision feedback sequence estimation
US6597743B1 (en) 1999-12-07 2003-07-22 Ericsson Inc. Reduced search symbol estimation algorithm
DE102004038754A1 (de) * 2004-08-09 2006-02-23 Micronas Gmbh Decoder und Verfahren zum Durchführen eines Viterbi-Algorithmus
KR100594043B1 (ko) 2004-11-08 2006-06-30 삼성전자주식회사 고속 터보 디코더에서 병행방식의 디 래이트 매칭을수행하는 입력 버퍼 장치
US20080152044A1 (en) * 2006-12-20 2008-06-26 Media Tek Inc. Veterbi decoding method for convolutionally encoded signal
US8111767B2 (en) * 2007-05-31 2012-02-07 Renesas Electronics Corporation Adaptive sliding block Viterbi decoder
FR2946480B1 (fr) * 2009-06-09 2011-06-17 Thales Sa Recepteur equipe d'un decodeur de viterbi a treillis

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4536878A (en) * 1982-09-20 1985-08-20 Sperry Corporation Bit serial convolutional decoder for VLSI implementation
DE3639753A1 (de) * 1986-11-21 1988-06-01 Inst Rundfunktechnik Gmbh Verfahren zum uebertragen digitalisierter tonsignale
US4998253A (en) * 1988-03-11 1991-03-05 Kokusai Denshin Denwa Co., Ltd. Syndrome sequential decoder
US5068859A (en) * 1989-06-19 1991-11-26 California Institute Of Technology Large constraint length high speed viterbi decoder based on a modular hierarchial decomposition of the deBruijn graph
EP0593763B1 (en) * 1990-11-19 1999-07-07 Fujitsu Limited Maximum likelihood decoding method and device thereof
KR930004862B1 (ko) * 1990-12-17 1993-06-09 삼성전자 주식회사 상태 평가량 기억장치
US5233629A (en) * 1991-07-26 1993-08-03 General Instrument Corporation Method and apparatus for communicating digital data using trellis coded qam
US5416787A (en) * 1991-07-30 1995-05-16 Kabushiki Kaisha Toshiba Method and apparatus for encoding and decoding convolutional codes
US5363408A (en) * 1992-03-24 1994-11-08 General Instrument Corporation Mode selective quadrature amplitude modulation communication system
US5432803A (en) * 1992-04-30 1995-07-11 Novatel Communications, Ltd. Maximum likelihood convolutional decoder
WO1994011955A1 (en) * 1992-11-06 1994-05-26 Pericle Communications Company Adaptive data rate modem
JP3250363B2 (ja) * 1993-05-20 2002-01-28 松下電器産業株式会社 演算装置

Also Published As

Publication number Publication date
JP3784896B2 (ja) 2006-06-14
JPH09238086A (ja) 1997-09-09
KR100371950B1 (ko) 2003-04-10
EP0769853A1 (de) 1997-04-23
DE59509663D1 (de) 2001-11-08
US5887036A (en) 1999-03-23
EP0769853B1 (de) 2001-10-04

Similar Documents

Publication Publication Date Title
KR970024635A (ko) 비터비 디코더용 논리블록
NL8900026A (nl) Matrixgeheugen, bevattende standaardblokken, standaardsubblokken, een redundant blok, en redundante subblokken, alsmede geintegreerde schakeling bevattende meerdere van zulke matrixgeheugens.
EP0819341B1 (en) Multiport ram for use within a viterbi decoder
KR900701101A (ko) 가변-길이 엔코드된 데이타 디코딩 장치
KR890010695A (ko) 데이타 처리장치
US4395763A (en) Buffer memory control system of the swap system
US7075851B2 (en) Semiconductor memory device inputting/outputting data and parity data in burst operation
US5714949A (en) Priority encoder and variable length encoder using the same
JP2017107620A (ja) 半導体装置及び不揮発メモリ
KR860006734A (ko) 신호 선택 회로
US4308526A (en) Binary to one of N decoder having a true and a complement output
US20020144085A1 (en) System for controlling data transfer, method of controlling data transfer
JPS5758280A (en) Method for making memory address
JPH11186915A (ja) ビタビ復号装置
JP2904271B2 (ja) ビタビ復号器用パスメモリユニットおよび復号方法
KR20240054374A (ko) 메모리 시스템에서 어드레스 결함 검출을 수행하기 위한 계층적 rom 인코더 시스템
SU1035641A2 (ru) Доменное запоминающее устройство с произвольным доступом
US20010003200A1 (en) Semiconductor storage device
JPS6049334B2 (ja) 制御記憶装置
JPS588357A (ja) 制御記憶装置
JP4264072B2 (ja) Ｒｏｍ回路
SU1667155A1 (ru) Ассоциативное оперативное запоминающее устройство
KR960019243A (ko) 디지탈 비디오 카세트 레코더의 가변장 복호화 장치 및 방법
KR0172527B1 (ko) 플래쉬 메모리 장치
SU1295456A1 (ru) Запоминающее устройство

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130110

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20140109

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20150109

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee