KR970017604A - 싱크로너스 반도체 메모리 장치와 그의 동작 방법 - Google Patents

Abstract

시리얼 데이터 출력을 실행하기 위한 출력 레지스터를 가지며서도 제한 사이클 이외의 사이클에서도 어드레스를 데이터 전송 경로로 인도할 수 있고 또한 소비전력이 적은 싱크로너스 반도체 메모리 장치를 제공한다.

버스트 클럭 BCK의 2사이클에 대응한 사이클에 셀에서의 시리얼 액세스 동작을 시작할 때, 제1 내지 제3파이프라인 스테이지 S1 내지 S3 모두를 분리시키지 않고 제1파이프라인 스테이지 S1과 S2를 스루 상태로 하고, 버스트 클럭 BCK의 2사이클에서 벗어난 사이클에 새로운 셀에서의 시리얼 액세스의 동작할 시작할 때, 제1 내지 제3파이프라인 스테이지 S1 내지 S3 모두를 분리시키는 파이프라인 제어회로를 포함하는 데이터 전송 제어 회로(301)를 갖는다.

Description

싱크로너스 반도체 메모리 장치와 그의 동작 방법

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1도는 본 발명의 실시 형태를 포함하는 SDRAM의 개략도,

제7도는 데이터 전송 제어계 회로의 블럭도.

Claims (18)

1. 데이터를 클럭의 사이클마다 적어도 1개섹 시리얼로 출력하는 싱크로너스 반도체 메모리 장치에 있어서, 어드레스를 장치 내부로 페치하기 위한 어드레스 페치 수단; 페치된 어드레스를 디코드하는 디코드 수단; 데이터를 기억하기 위한 메모리 셀이 복수개 배치되어 있는 메모리 셀 어레이; 상기 메모리 셀에 전기적으로 결합된 데이터 버스; 상기 메모리 셀에 기억되어 있는 데이터 중에 상기 디코드된 어드레스에 대응한 데이터를 상기 데이터 버스로 전송시키는 전송 수단; 상기 데이터 버스에 전기적으로 결합된 출력 레지스터; 상기 데이터 버스로 전송된 데이터를 일시에 a개씩 상기 출력 레지스터로 전송시키는 전송 수단; 및 상기 출력 레지스터로 전송된 3개의 데이터를 상기 클릭에 동기시켜 시리얼로 출력시키는 출력 수단을 포함하며, 상기 어드레스 페치 수단에서 상기 출력 레지스터까지의 신호 경로가 N개의 파이프라인 스테이지로 분리되고, 클럭의 m 사이클에서 각 파이프라인 스테이지의 데이터가 전송되고, 데이터의 액세스가 상기 클럭의 R사이클에 대응한 사이클부터 시작되었을때, 상기 N개의 파이프라인 스테이지 모두를 분리시키기 않고, 상기 파이프라인 스테이지중 연속한 R(=a/m)개의 파이프라인 스테이지가 스루되고, 데이터의 액세스가 상기 클릭의 a 사이클에서 벗어난 사이클부터 시작되었을 때, 상기 N개의 파이프라인 스테이지 모두가 분리되는 것을 특징으로 하는 싱크로너스 반도체 메모리 장치.
2. 제1항에 있어서, 상기 m이 1, 상기 n이 2, 상기 N이 3이고, 상기 3개의 파이프라인 스테이지는 각각 상기 어드레스의 페치에서 디코드까지의 제1파이프라인 스테이지, 상기 디코드된 어드레스에 대응간 데이터를 데이터 버스로 전송시키기까지의 제2파이프라인 스테이지, 및 상기 데이터 버스로 전송된 데이터를 일시에 a개씩 상기 출력 레지스터로 전송시키기까지의 제3파이프라인 스테이지로 구성되고, 상기 데이터의 액세스를 상기 클럭의 a 사이클에 대응하는 사이클부터 시작할 때에 스루되는 파이프라인 스테이지는 상기 제1파이프라인 스테이지와 상기 제2파이프라인 스테이지인 것을 특징으로 하는 싱크로너스 반도체 메모리 장치.
3. 데이터를 클럭의 사이클마다 적어도 1개씩 시리얼로 출력하는 싱크로너스 반도체 메모리 장치에 있어서, 어드레스를 장치 내부로 페치하기 위한 어드레스 페치 수단; 페치된 어드레스를 디코드하는 디코드 수단; 데이터를 기억하기 위한 메모리 셀이 복수개 배치되어 있는 메모리 셀 어레이; 상기 메모리 셀에 전기적으로 결합된 데이터 버스; 상기 메모리 셀에 기억되어 있는 데이터 중, 상기 디코드된 어드레스에 대응한 데이터를 상기 데이터 버스는 전송시키는 전송 수단; 상기 데이터 버스에 전기적으로 결합된 출력 레지스터, 상기 데이터 버스로 전송된 데이터를 일시에 a개씩 상기 출력 레지스터로 전송시키는 전송 수단; 및 상기 출력 레지스터로 전송된 a개의 데이터를 상기 클럭에 동기시켜 시리얼로 출력시키는 출력 수단을 포함하며, 상기 출력 레지스터는 k개 있고, 상기 k개의 출력 레지스터에 각각 데이터의 액세스 순으로 0번부터 k-1번까지의 번호를 부여하고, 상기 출력 레지스터에서의 데이터 출력 순서는 순회적으로 항상 상기 번호 순이고, 데이터의 액세스가 상기 클럭의 a사이클에 대응한 사이클부터 시작하였을 때, 상기 데이터 버스로 전송된 데이터를 0번부터 a-1번까지의 출력 레지스터의 조와 a번부터 2a-1번까지의 출력 레지스터의 조로 a사이클마다 a개씩 교대로 전송시키고, 데이터의 액세스가 상기 클럭의 a사이클에 대응한 사이클에서 i(mod 2a)사이클 벗어난 사이클부터 시작되었을 때, 상기 출력 레지스터의 조를 다시 짜서, 상기 데이터 버스로 전송된 데이터를 i(mod 2a)번부터 i+a-1(mod 2a)번까지의 출력 레지스터의 조와 i+a(mod 2a)번부터 i+2a-1(mod 2a)번까지의 출력 레지스터의 조로 a사이클마다 a개씩 교대로 전송시키는 것을 특징으로 하는 싱크로너스 반도체 메모리 장치.
4. 제3항에 있어서, 상기 k가 4, 상기 a가 2인 것을 특징으로 하는 싱크로너스 반도체 메모리 장치.
5. 데이터를 클럭의 사이클마다 적어도 1개씩 시리얼로 출력하는 싱크로너스 반도체 메모리 장치에 있어서, 어드레스를 장치 내부로 페치하기 위한 어드레스 페치 수단; 페치된 어드레스를 디코드하는 디코드 수단; 데이터를 기억하기 위한 메모리 셀이 복수개 배치되어 있는 메모리 셀 어레이, 상기 메모리 셀에 전기적으로 결합된 데이터 버스, 상기 메모리 셀에 기억되어 있는 데이터 중, 상기 디코드된 어드레스에 대응한 데이터를 상기 데이터 버스로 전송시키는 전송 수단; 상기 데이터 버스에 전기적으로 결합된 출력 레지스터; 상기 데이터 버스로 전송된 데이터를 일시에 a개씩 상기 출력 레지스터로 전송시키는 전송 수단; 및 상기 출력 레지스터로 전송된 a개의 데이터를 상기 클럭에 동기시켜 시리얼로 출력시키는 출력수단을 포함하며, 상기 어드레스 페치수단에서 상기 출력 레지스터까지의 신호 경로가 N개의 파이프라인 스테이지로 분리되고, 클럭의 m사이클에서 각 파이프라인 스테이지의 데이터가 전송하고, 데이터의 액세스가 상기 클릭의 a사이클에 대응한 사이클부터 시작되었을 때, 상기 N개의 파이프라인 스테이지 모두를 분리시키지 않고, 상기 파이프라인 스테이지중 연속한 n(=a/m)개의 파이프라인 스테이지가 스루되고, 데이터의 액세스가 상기 클럭의 a사이클에 벗어난 사이클부터 시작되었을 때 상기 N개의 파이프라인 스테이지 모두가 분리되고, 상기 출력 레지스터는 k개 있고, 상기 k개의 출력 레지스터에 각각 데이터의 액세스순으로 0번부터 k-1번까지의 번호를 부여하고, 상기 출력 레지스터에서의 데이터 출력순으로 순회적으로 항상 상기 번호순이고, 데이터와 액세스가 상기 클럭의 a사이클에 대응한 사이클부터 시작되었을 때, 상기 데이터 버스로 전송된 데이터를 0번부터 a-1번까지의 출력 레지스터의 조와 a번부터 2a-1번까지의 출력 레지스터의 조로 a사이클마다 a개씩 교대로 전송시키고, 데이터의 액세스가 상기 클릭의 a사이클에 대응한 사이클에서 i(mod 2a)사이를 벗어난 사이클부터 시작되었을 때, 상기 출력 레지스터의 조를 다시 짜고, 상기 데이터 버스로 전송된 데이터를 i(mod 2a)번부터 i+a-1(mod 2a)번까지의 출력 레지스터의 조와 i+a(mod 2a)번부터 i+2a-1(mod 2a)번까지의 출력 레지스터의 조로 a사이클마다 a개씩 교대로 전송시키는 것을 특징으로 하는 싱크로너스 반도체 메모리 장치.
6. 레지스터 방식의 출력부를 갖는 싱크로너스 반도체 메모리 장치에 있어서, 레지스터 방식의 제한 사이클 이외에 어드레스 변경이 이루어진 때, 데이터 전송 경로를 복수의 파이프라인 스테이지로 분할하고, 상기 데이터 전송 경로중에 전송 데이터가 남아 있는 가장 최초의 파이프라인 스이지까지, 상기 변경된 어드레스에 대응한 전송 데이터를 인도하고, 상기 제한 사이클 이외부터도 상기 데이터 전송 경로중에 상기 변경된 어드레스에 따른 전송 데이터를 입력시키고, 또한 상기 출력부의 출력 레지스터의 조합을 변경하고, 상기 제한 사이클 이외부터도 상기 출력부에서 데이터를 시리얼로 출력시키는 것을 특징으로 하는 싱크로너스 반도체 메모리 장치.
7. 어드레스가 입력되고 이 어드레스를 디코드하여 컬럼 선택 신호를 컬럼 선택선으로 출력하는 어드레스 디코더; 상기 컬럼 선택선에 마련된 래치형 게이트, 복수의 메모리 셀이 접속되고 상기 컬럼 선택 신호에 의해 선택되는 비트선; 상기 비트선에 접속된 로컬 데이터 버스; 상기 로컬 데이터 버스를 선택하여 글로벌 데이터 버스에 접속하는 선택 게이트, 상기 글로벌 데이터 버스에 접속되고 a개의 데이터를 클럭의 a사이클을 사용하여 시리얼 출력하는 출력 레지스터; 상기 클럭에 동기하여 새로운 버스트 개시를 알리는 개시 신호의 입력을 받고 이 개시 신호가 상기 a사이클 이외의 사이클에 입력되었을 때에 상기 래치형 게이트를 폐성시키는 데이터 전송 제어 수단; 및 상기 클릭에 동기하여 새로운 버스트 개시를 알리는 개시 신호의 입력을 받고 이 개시 신호가 상기 a사이클 이외의 사이클에 입력되었을 때에 상기 출력 레지스터의 조합 구분을 변경하는 출력 레지스터 제어 수단을 포함하는 것을 특징으로 하는 싱크로너스 반도체 메모리 장치
8. 설정된 어드레스에 따른 데이터를 버스트 클럭의 적어도 2사이클을 사용하여 시리얼 출력하는 제1출력 레지스터의 조 및 적어도 다른 2사이클을 사용하여 시리얼 출력하는 제2출력 레지스터의 조에 결합된 적어도 2개의 파이프라인 스테이지로 분할가능한 데이터 전송 경로, 상기 제1출력 레지스터의 조 및 상기 제2출력레지스터의 조중 어느 것인가가 데이터를 출력하는 사이를 도중에 어드레스의 재설정이 있었던 것을 검지하는 검지 수단, 상기 검지 수단의 검지 지시에 응답하여 상기 데이터 전송 경로를 적어도 2개의 파이프라인 스테이지로 분할하여 상기 제1출력 레지스터의 조 및 상기 제2출력 레지스터의 조중 어느 것인가의 데이터를 출력하는 사이클의 선두 클럭을 기다리지 않고 상기 재설정 어드레스를 상기 분할된 파이프라인에 페치하는 파이프라인 분할 수단; 상기 검지 수단에서의 검지 지시에 응답하여 상기 제1출력 레지스터의 조의 일부와 상기 제2출력 레지스터의 조의 일부를 교체하고 새로운 제1출력 레지스터의 조와 새로운 제2출력 레지스터의 조를 만드는 구분 변경 수단; 및 상기 재설정 어드레스에 따른 데이터를 상기 새로운 제1출력 레지스터의 조 및 상기 새로운 제2출력 레지스터의 조 중 어느 것인가의 데이터를 출력하는 사이클의 선두 클럭에 동기시켜 상기 새로운 제1출력 레지스터의 조 및 상기 새로운 제2출력 레지스터의 조중 어느 것인가에서 상기 버스트 클럭의 적어도 2사이클을 사용하여 시리얼 출력하는 출력 수단을 포함하는 것을 특징으로 하는 싱크로너스 반도체 메모리 장치.
9. 어드레스 입력부터 입력된 어드레스를 디코드하기 까지를 제1파이프라인 스테이지로 하고, 디코드된 어드레스부터 그 어드레스에 대응한 데이터를 데이터선으로 리드하기 까지를 제2파이프라인 스테이지로 하고, 리드된 데이터의 데이터선으로의 입력부터 데이터측 시리얼로 출력하기 까지를 제3파이프라인 스테이지로 하고, 상기 제1파이프라인 스테이지부터 상기 제2파이프라인 스테이지까지의 신호의 내부 처리를 상기 클릭의 a사이클을 사용하여 실행하는 싱크로너스 반도체 메모리 장치의 동작 방법에 있어서, 상기 클릭의 a사이클에 대응한 사이클부터 데이터의 액세스를 시작할 때, 상기 제1파이프라인 스테이지와 상기 제2파이프라인 스테이지를 스루 상태로 하고, 상기 클럭의 a사이클에서 벗어난 사이클부터 새로운 데이터의 액세스를 시작할 때, 상기 제1파이프라인 스테이지와 상기 제2파이프라인 스테이지를 분리시키고, 새로운 데이터의 액세스에 대응한 신호의 내부 처리를 상기 제1파이프라인 스테이지에서 실행하면서, 새로운 데이터의 액세스 이전의 데이터의 액세스에 대응한 신호의 내부 처리를 상기 제2파이프라인 스테이지 및 상기 제3파이프라인 스테이지에서 실행시키는 것을 특징으로 하는 싱크로너스 반도체 메모리 장치의 동작 방법.
10. 데이타의 전송을 클럭에 의해 제어하는 데이타 전송 시스템에 있어서, 한번에 3개의 데이타를 병렬로 전송하는 데이타 전송로와, 상기 데이타 전송로는 파이프 라인 분리부를 포함하며, N개의 파이프 라인 스테이지로 분리 가능하고, N개로 분리된 파이프 라인 스테이지는 각각 데이타를 일시적으로 유지하고; 및 상기 파이프 라인 스테이지 분리부를 제어하기 위한 제어부를 포함하고, 상기 제어부는 a개의 데이타의 전송이 a사이클에 대응하는 사이클로부터 개시될 때, n(=N-1)개의 상기 파이프 라인 분리부중, n(n=a/m;m은 상기 분리되어 인접하는 파이프 라인 스테이지 간의 데이타 전송에 필요한 사이클 수)-1개를 스루하여, 상기 N개의 파이프 라인 스테이지 모두를 분리하지 않고, 3개의 데이타의 전송이 a사이클과는 다른 사이클로부터 개시될 때, 상기 n개의 파이프 라인 분리부 모두를 활성화시켜, 상기 N개의 파이프 라인 스테이지 모두를 분리하는 것을 특징으로 하는 데이타 전송 시스템.
11. 데이타의 전송을 클럭에 의해 제어하는 데이타 전송 시스템에 있어서, 한번에 a개의 데이타를 병렬로 전송하는 데이타 전송로, 상기 데이타 전송로에 결합된 k개의 레지스터(단, 상기 k개의 레지스터에는 각각 데이타의 전송순으로 0번으로부터 k-1번까지의 번호를 부여함) 상기 데이타 전송로로부터 상기 레지스터에 데이타 전송을 제어하기 위한 제1제어부; 상기 제1제어부는 상기 a개의 데이타의 전송이 a사이클에 대응하는 사이클로부터 개시될 때, 0번으로부터 a-1번 까지의 레지스터의 조와, a번으로부터 2a-1번까지의 레지스터의 조로 교대로 a개의 데이타를 a사이클마다 전송시키고, 상기 a개의 데이타의 전송이 a사이클로부터 i(mod 2a) 사이클 벗어난 사이클로부터 개시될 때, 상기 레지스터의 조를 재편성하여, i(mod 2a)번으로부터 i+a-1(mod 2a)번까지의 레지스터의 조와, i+a(mod 2a)번으로부터 i+2a-1(mod 2a)번 까지의 조로 교대로 a개의 데이타를 a사이클마다 전송시키고, 및 상기 레지스터로부터의 데이타 전공을 제어하기 위한 것으로, 상기 레지스터의 번호순으로 상기 클록에 동기시켜 데이타를 시리얼로 전송시키는(단, k-1번의 다음은 0번으로 복귀) 제2제어부를 포함하는 것을 특징으로 하는 데이타 전송 시스템.
12. 데이타의 전송을 클록에 의해 제어하는 데이타 전송 시스템에 있어서, 한번에 a개의 데이타를 병렬로 전송하는 데이타 전송로, 이 데이타 전송로는 파이프 라인 분리부를 포함하며, N개의 파이프 라인 스테이지로 분리 가능하고, N개로 분리된 파이프 라인 스테이지는 각각 데이타를 일시적으로 유지하고; 및 상기 데이타 전송로에 결합된 k개의 레지스터(단, 상기 k개의 레지스터에는 각각 데이타의 전송순으로 0번으로부터 k-번까지의 번호를 부여함); 상기 파이프 라인 스테이지 분리부를 제어하기 위한 제1제어부, 상기 제1제어부는 a개의 데이타의 전송이 a사이클에 대응하는 사이클로부터 개시될 때, n(=N-1)개의 상기 파이프 라인 분리부 중, n(=a/m:m은 상기 분리되어 인접하는 파이프 라인 스테이지간의 데이타 전송에 필요한 사이클의 수)-1개를 관통하고, 상기 N개의 파이프 라인 스테이지 모두를 분리하지 않고, a개의 데이타의 전송이 a사이클로부터 벗어난 사이클로부터 개시될 때, 상기 n개의 파이프 라인 분리부 모드를 활성화시켜, 상기 N개의 파이프 라인 스테이지 모두를 분리하고, 상기 데이타 전송로로부터 상기 레지스터의 데이타 전송을 제어하기 위한 제2제어부, 상기 제2제어부는 상기 a개의 데이타의 전송이 a사이클에 대응하는 사이클로부터 개시될 때, 0번으로부터 a-1번까지의 레지스터의 조와, a번으로부터 2a-1번까지의 레지스터의 조로 교대로 a사이클마다 a개의 데이타를 전송시키고, 상기 a개의 데이타의 전송이 a사이클로부터 i(mod 2a) 사이클 벗어난 사이클로부터 개시될 때 상기 레지스터의 조를 재편성하여, i(mod 2a)번으로부터 i+a-1(mod 2a)번까지의 레지스터의 조와, i+a(mod 2a)번으로부터 i+2a-1(mod 2a)번까지의 조로 교대로 a사이클마다 a개의 데이타를 전송시키고; 및 상기 레지스터로부터의 데이타 전송을 제어하기 위한 것으로, 상기 레지스터의 번호순으로 상기 클럭에 동기시켜 데이타를 시리얼로 전송시키는(단, k-1번의 다음은 0번으로 복귀) 제3제어부를 포함하는 것을 특징으로 하는 데이타 전송 시스템.
13. 데이타의 전송을 클록에 의해 제어하는 데이타 전송 시스템에 있어서 데이타를 전송하기 위한 데이타 전송로; 상기 데이타 전송로에 설치되며 병렬 데이타 전송을 시리얼 데이타 전송으로 변환시키기 위한 레지스터 상기 레지스터에의 데이타 전송이 제한되어 있는 사이클 이외에 데이타가 전송되어 올 때, 상기 데이타 전송로를 복수의 파이프 라인 스테이지로 분리하기 위한 분리부; 상기 레지스터에의 데이타 전송이 제한되어 있는 사이클 이외에 전송되어 온 데이타를 상기 분리된 복수의 파이프 라인 스테이지중 적어도 최초의 스테이지까지 입력하는 입력부: 및 상기 레지스터에의 데이타 전송이 제한되어 있는 사이클 이외로부터 상기 레지스터로부터 데이타를 시리얼로 출력하는 출력부를 포함하는 것을 특징으로 하는 데이타 전송 시스템.
14. 데이타를 a개씩 전송하는 데이타 전송 시스템에 있어서, a개의 데이타를 병렬로 전송하고, 이 병렬 데이타 전송의 a배의 속도로 데이타를 출력하는 데이타 전송로, 상기 데이타 전송로는 상기 3개의 데이타를 데이타 전송을 제어하는 클록의 a사이클을 사용하여 전송하고, 전송된 a개의 데이타를 상기 데이타 전송을 제어하는 클록의 1사이클에서 하나씩 출력하고, 또한 상기 데이타 전송로는 파이프 라인 분리부를 포함하여 N개의 파이프 라인 스테이지로 분리 가능하고, N개로 분리된 파이프 라인 스테이지는 각각 데이타를 일시적으로 유지하고; 및 상기 파이프 라인 스테이지 분리부를 제어하기 위한 제어부를 포함하고, 상기 제어부는 3개의 데이타의 전송이 a사이클에 대응하는 사이클로부터 개시될 때, n(=N-1)개의 상기 파이프 라인 분리부중, n(n=a/m:m은 상기 분리되어 인접하는 파이프 라인 스테이지간의 데이타 전송에 필요한 사이클의 수)-1개를 스루하여, 상기 N개의 파이프 라인 스테이지 모두를 분리하지 않고, a개의 데이타의 전송이 3사이클과는 다른 사이클로부터 개시될 때, 상기 n개의 파이프 라인 분리부 모두를 활성화시켜, 상기 N개의 파이프 라인 스테이지 모두를 분리하는 것을 특징으로 하는 데이타 전송 시스템.
15. 데이타를 a개씩 전송하는 데이타 전송 시스템에 있어서, a개의 데이타를 병렬로 전송하고, 이 병렬 데이타 전송의 a배의 속도로 데이타를 출력하는 데이타 전송로, 상기 데이타 전송로는 상기 a개의 데이타를 데이타 전송을 제어하는 클록의 a사이클을 사용하여 전송하고, 전송된 a개의 데이타를 상기 데이타 전송을 제어하는 클록의 1사이클에서 하나씩 출력하고, 상기 데이타 전송로에 결합된, k개의 레지스터(단, 상기 k개의 레지스터에는 각각 데이타의 전송순으로 0번으로부터 k-1번 까지의 번호를 부여하고); 및 상기 데이타 전송로로부터 상기 레지스터에의 데이타 전송을 제어하기 위한 제1제어부, 상기 제1제어부는 상기 a개의 데이타의 전송이 a사이클에 대응하는 사이클로부터 개시된 때, 0번으로부터 a-1번까지의 레지스터의 조와, a번으로부터 2a-번 까지의 레지스터의 조로 교대로 a개의 데이타를 a사이클마다 전송시키고, 상기 a개의 데이타의 전송이 a사이클로부터 i(mod 2a) 사이클 벗어난 사이클로부터 개시될 때, 상기 레지스터의 조를 재편성하여, i(mod 2a)번으로부터 i+a-1(mod 2a)번까지의 레지스터의 조와, i+a(mod 2a)번 으로부터 i+2a-1(mod 2a)번까지의 조로 교대로 3개의 데이타를 a사이클마다 전송시키고; 및 상기 레지스터로부터의 데이타 전송을 제어하기 위한 것으로, 상기 레지스터의 번호순으로 상기 클럭에 동기시켜 데이타를 시리얼로 전송시키는(단, k-1번의 다음은 0번으로 복귀) 제2제어부를 포함하는 것을 특징으로 하는 데이타 전송 시스템.
16. 데이타를 a개씩 전송하는 데이타 전송 시스템에 있어서, a개의 데이타를 병렬로 전송하고, 이 병렬 데이타 전송의 a배의 속도에서 데이타를 출력하는 데이타 전송로, 상기 데이타 전송로는 상기 3개의 데이타를 데이타 전송을 제어하는 클릭의 a사이클을 사용하여 전송하고, 전송된 a개의 데이타를 상기 데이타 전송을 제어하는 클록의 1사이클에서 하나씩 출력하며, 또한 상기 데이타 전송로는 파이프 라인 분리부를 포함하여 N개의 파이프 라인 스테이지로 분리 가능하며, N개로 분리된 파이프 라인 스테이지는 각각 데이타를 일시적으로 유지하고, 상기 데이타 전송로에 결합된 k개의 레지스터(단, 상기 k개의 레지스터에는 각각 데이타의 전송순으로 0번으로부터 k-1번까지의 번호를 부여하고); 상기 파이프 라인 스테이지 분리부를 제어하기 위한 제1제어부, 상기 파이프 라인 스테이지 분리부를 제어하기 위한 제1제어부, 상기 제1제어부는 a개의 데이타 전송이 a사이클에 대응하는 사이클로부터 개시될 때, n(=N-1)개의 상기 파이프 라인 분리부중, n(n=a/m:m은 상기 분리되어 인접하는 파이프 라인 스테이지 간의 데이타 전송에 필요한 사이클의 수)-1개를 스루하고, 상기 N개의 파이프 라인 스테이지 모두를 분리하지 않고, 3개의 데이타의 전송이 a사이클로부터 벗어난 사이플로부터 개시될 때, 상기 n개의 파이프 라인 분리부를 모두를 활성화시켜, 상기 N개의 파이프 라인 스테이지 모두를 분리하고 상기 데이타 전송로부터 상기 레지스터에의 데이타 전송을 제어하기 위한 제2제어부, 상기 제2제어부는 상기 a개의 데이타의 전송이 3사이클에 대응하는 사이클로부터 개시될 때, 0번으로부터 R-1번까지의 레지스터의 조와, a번으로부터 2a-1번까지의 레지스터의 조로 교대로 a사이클마다 a개의 데이타를 전송시키고, 상기 a개의 데이타의 전송이 a사이클로부터 i(mod 2a) 사이클 벗어난 사이클로부터 개시될 때, 상기 레지스터의 조를 재편성하여, i(mod 2a)번으로부터 i+a-1(mod 2a)번까지의 레지스타의 조와, 1+a(mod 2a)번으로부터 i+2a-1(mod 2a)번 까지의 조로 교대로 a사이클마다 a개의 데이타를 전송시키고; 및 상기 레지스터로부터의 데이타 전송을 제어하기 위한 것으로, 상기 레지스터의 번호순으로 상기 클록에 동기시켜 데이타를 시리얼 전송시키는(단, k-1번의 다음은 0번으로 복귀) 제3제어부를 포함하는 것을 특징으로 하는 데이타 전송 시스템.
17. 싱크로너스 메모리 시스템에 있어서, 시스템 클럭에 동기하여 제어되는 싱크로너스 메모리부; 및 상기 싱크로너스 메모리부로부터의 버스트 데이타 액세스를 제어하는 제어부를 포함하고, 상기 제어부는 상기 시스템 클럭의 주파수가 낮을 때, 버스트 데이타 액세스 도중에 새로운 버스트 데이타 액세스를 위한 선두 어드레스를 입력하는 사이클의 제한을 설정하지 않고, 항상 상기 선두 어드레스를 입력하고, 상기 시스템 클럭의 주파수가 높을 때, 버스트 데이타 액세스 도중에 새로운 버스트 데이타 액세스를 위한 선두 어드레스를 입력하는 사이클의 제한을 설정하고, 이 제한된 사이클에서만 상기 선두 어드레스를 입력하는 것을 특징으로 하는 싱크로너스 메모리 시스템.
18. 싱크로너스 메모리 시스템에 있어서, 시스템 클럭에 동기하여 제어되는 싱크로너스 메모리부, 상기 싱크로너스 메모리부는 메모리로부터 a비트의 데이타를 병렬로 전송하고, 병렬로 전송된 a비트의 데이타를 a사이클을 사용하여 출력하고, 또한 상기 싱크로너스 메모리부는 내부의 파이프 라인 스테이지의 수를 변경 가능하고; 및 상기 싱크로너스 메모리부를 제어하는 제어부를 포함하고, 상기 제어부는 상기 a사이클과는 다른 사이클로부터라도 사이클의 변경을 요구하는 제1방법 및 상기 a사이클에 대응한 사이클로부터 항상 사이클의 변경을 요구하는 제2방법중 어느 한쪽의 방법에 대응하고, 상기 제어부가 상기 제1방법일 때, 제어부는 상기 파이프 라인 스테이지의 수를 일정 수, 및 상기 파이프 라인 스테이지의 수를 상기 일정 수로부터 증가시키는 어느 한쪽으로 제어하고, 상기 제어부가 상기 제2방법일 때, 상기 제어부는 상기 파이프 라인 스테이지의 수를 상기 일정 수 그대로 제어하는 것을 특징으로 하는 싱크로너스 메모리 시스템.

    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.