KR970016969A - 데이터 프리페치 방법 및 프로세싱 시스템 - Google Patents

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Abstract

본 발명은 라인 M의 실행동안 L2 캐시 혹은 주 메모리부터 L1 인스트럭션내로 라인 M+1을 선택적으로 프리페치하기 위한 방법에 관한 것이다. 분해되지 않은 분기가 보류중인 라인 M 내에 존재하면, 라인 M+1은 추론적이고 주 메모리로부터가 아니라, L2캐시로부터만 L1 인스트럭션 캐시내로 프리페치될 수 있다. 보류중인 라인 M 내의 분해되지 않은 분기가 라인 M+1이 주 메모리로부터 프리페치되기에 앞서 분해된다. 분기가 분해된 경우, 라인 M은 완료되고 (“불가피한 추론”)주 메모리로부터 프레페치된다. 이러한 방법으로, 잠재적으로 낭비적인 프리페치가 실행되지 않고 주 메모리 대역폭이 보전된다.

Description

데이터 프레페치 방법 및 프로세싱 시스템
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 프로세싱 시스템의 하이 레벨 블럭도,
제2도는 본 발명에 따른 프레-페칭 동작의 흐름도.

Claims (21)

  1. 프로세서(a prosessor), 제1캐시(a first cache), 제2캐시(a second cache) 및 주 메모리(a main memory)를 포함하는 프로세싱 시스템(a processing system)에서, 상기 제1캐시내로 데이터를 프리페치하기 위한 방법은, 상기 제1캐시내에서 라인 M에 대한 캐시 액세스 이벤트(a cache access event)를 검출하는 단계와, 상기 캐시 액세스 이벤트에 응답하여 상기 라인 M에 대한 상기 제2캐시를 탐색하는 단계와; 상기 라인 M이 상기 제2캐시내에서 발견되면, 상기 제2캐시로부터 상기 제1캐시로 상기 라인 M을 전달하는 단계와; 상기 라인 M이 상기 제2캐시내에서 발견되면, 상기 주 메모리로부터 상기 라인 M을 인출하기에 앞서 라인M-1 내의 모든 분해되지 않은 분기 인스트럭션이 분해될 때까지 대기하는 단계를 포함하는 데이터 프리페치 방법.
  2. 제1항에 있어서, 상기 캐시 액세스 이벤트는 캐시 적중실패(a cache miss)인 데이터 프리페치 방법.
  3. 제1항에 있어서, 상기 캐시 액세스 이벤트는 캐시 적중(a cache hit)인 데이터 프리페치 방법.
  4. 제1항에 있어서, 라인 M+1에 대해 상기 제1캐시를 탐색하는 단계와, 상기 라인 M+1이 상기 제1캐시내에서 발견되지 않으면, 상기 라인 M+1에 대해 상기 제2캐시를 탐색하는 단계를 더 포함하는 데이터 프리페치 방법.
  5. 제4항에 있어서, 상기 라인 M+1이 상기 제2캐시내에서 발견되면, 상기 제2캐시로부터 상기 제1캐시로 상기 라인 M+1을 전송하는 단계를 더 포함하는 데이터 프리페치 방법.
  6. 제4항에 있어서, 상기 라인 M+1이 상기 제2캐시내에서 발견되지 않으면, 상기 주 메모리로부터 라인 M+1을 인출하기에 앞서 상기 라인 M 내의 모든 분해되지 않은 분기 인스트럭션이 분해될 때까지 대기하는 단계를 더 포함하는 데이터 프리페치 방법.
  7. 제4항에 있어서, 상기 라인 M+1이 상기 제2캐시내에서 발견되면, 상기 라인 M+1이 상기 라인 M으로부터 메모리 개개의 논리적인 블럭내에 존재하는지를 판단하는 단계를 더 포함하는 데이터 프리페치 방법.
  8. 제7항에 있어서, 상기 라인 M+1이 상기 개개의 논리적인 블럭내에서 존재하지 않으면, 상기 제2캐시로부터 상긴 제1캐시로 상기 라인 M+1을 전송하는 단계를 더 포함하는 데이터 프리페치 방법.
  9. 제7항에 있어서, 상기 라인 M+1이 상기 개개의 논리적인 블럭내에 존재하면, 상기 제2캐시내로부터 상기 제1캐시로 상기 라인 M+1을 전송하기에 앞서 상기 라인 M 내의 모든 분해되지 않은 분기 인스트럭션이 분해 될 때까지 대기하는 단계를 더 포함하는 데이터 프리페치 방법.
  10. 프로세서(a processor), 제1캐시(a first cache), 제2캐시(a second cache) 및 주 메모리(a main memory)를 포함하는 프로세싱 시스템(a processing system)에서, 상기 제1캐시내로 데이터를 프리페치하기 위한 방법은, 상기 제1캐시내에서 라인 M에 대한 캐시 액세스 이벤트(a cache access event)를 검출하는 단계와; 상기 캐시 액세스 이벤트에 응답하여 상기 라인 M+1에 대한 상기 제2캐시를 탐색하는 단계와, 상기 라인 M+1이 상기 제2캐시내에서 발견되지 않으면,상기 주 메모리로부터 상기 라인 M+1을 인출하기에 앞서 라인 M 내의 모든 분해되지 않은 분기 인스트럭션이 분해될 때까지 대기하는 단계를 포함하는 데이터 프리페치 방법.
  11. 제10항에 있어서, 상기 캐시 이벤트는 캐시 적중실패인 데이터 프리페치 방법.
  12. 제10항에 있어서, 상기 캐시 이벤트는 캐시 적중인 데이터 프리페치 방법.
  13. 제10항에 있어서, 상기 라인 M+1이 상기 제2캐시내에서 발견되면, 상기 라인 M+1이 상기 라인 M으로부터 메모리 개개의 논리적인 블럭내에 존재하는지를 판단하는 단계를 더 포함하는 데이터 프리페치 방법.
  14. 제13항에 있어서, 상기 라인 M+1이 상기 개개의 논리적인 블럭내에 존재하지 않으면, 상기 제2캐시로부터 상기 제1캐시로 상기 라인 M+1을 전송하는 단계를 더 포함하는 데이터 프리페치 방법.
  15. 제13항에 있어서, 상기 라인 M+1이 상기 개개의 논리적인 블럭내에 상주하면, 상기 제2캐시로부터 상기 제1캐시로 상기 라인 M+1을 전송하기에 앞서 상기 라인 M 내의 모든 분해되지 않은 분기 인스트럭션이 분해될 때까지 대기하는 단계를 더 포함하는 데이터 프리페치 방법.
  16. 프로세서와, 제1캐시와, 제2캐시와, 주 메모리와, 상기 제1캐시내에서 제1데이터에 대한 캐시 액세스 이벤트를 검출하는 수단과, 상기 캐시 액세스 이벤트에 응답하여, 상기 제1데이터에 대해 순차적인 제2데이터가 상기 제2캐시내에 존재하는지를 판단하기 위한 수단과, 상기 제2데이터가 상기 제2캐시내에 존재하지 않는다는 판단에 응답하여, 상기 주 메모리로부터 상기 제2데이터를 인출하기에 앞서 상기 제1데이터내의 모든 분해되지 않은 분기 인스트럭션이 분해될 때까지 대기하기 위한 수단을 포함하는 프로세싱 시스템.
  17. 제16항에 있어서, 상기 캐시 액세스 이벤트는 캐시 적중실패인 프로세싱 시스템.
  18. 제16항에 있어서, 상기 캐시 액세스 이벤트는 개시 적중인 프로세싱 시스템.
  19. 제16항에 있어서, 상기 제2데이터가 상기 제2캐시내에 존재한다는 판단에 응답하여, 상기 제2데이터가 상기 제1데이터로부터 메모리 개개의 논리적인 블럭내에 존재하는지를 판단하기 위한 수단을 더 포함하는 프로세싱 시스템.
  20. 제19항에 있어서, 상기 제2데이터가 상기 개개의 논리적인 블럭내에 존재하지 않는다는 판단에 응답하여, 상기 제2캐시로부터 상기 제1캐시로 상기 제2데이터를 전송하기 위한 수단을 더 포함하는 프로세싱 시스템.
  21. 제19항에 있어서, 상기 제2데이터가 상기 개개의 논리적인 블럭내에 존재한다는 판단에 응답하여, 상기 제2캐시로부터 상기 제1캐시로 상기 제2데이터를 전송하기에 앞서 상기 제1데이터내의 모든 분해되지 않은 분기 인스트럭션이 분해될 때까지 대기하기 위한 수단을 더 포함하는 프로세싱 시스템.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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