Claims (6)
칩 내부로 부터 입력된 데이타를 출력하기 위한 데이타 출력라인과, 상기 데이타 출력라인을 충전하기 위한 제1데이타 출력라인 구동기와, 상기 데이타 출력라인을 방전하기 위한 제2데이타 출력라인 구동기와, 일밸리드 하이와 하이-지 상태중 어느 일상태의 데이타가 로우레벨로 전이되는 경우 상기 데이타 출력라인으로 부터 상기 제2데이타 출력라인 구동기를 통하여 방전되는 데이타의 전압 바운싱을 감소시키기 위한 바운싱 감소수단을 구비하는 것을 특징으로 하는 데이타 출력버퍼.A data output line for outputting data input from inside the chip, a first data output line driver for charging the data output line, a second data output line driver for discharging the data output line, and one valley Bounce reducing means for reducing the voltage bouncing of the data discharged from the data output line through the second data output line driver when the data of any one state of the high and high-edge state transitions to the low level And a data output buffer.
제1항에 있어서, 상기 바운싱 감소수단은 상기 제2데이타 출력라인 구동기로 부터의 데이타의 전압 바운싱을 감소 처리하는 가변형 임피던스와, 상기 가변형 임피던스의 동작을 제어하기 위한 제어부를 구비하는 것을 특징으로 하는 데이타 출력버퍼.The method of claim 1, wherein the bouncing reducing means includes a variable impedance for reducing the voltage bounce of the data from the second data output line driver, and a control unit for controlling the operation of the variable impedance. Data output buffer.
제2항에 있어서, 상기 가변형 임피던스는 각각 상기 제2데이타 출력라인 구동기에 접속되는 제1바운싱 전압 감소용 트랜지스터 및 바운싱 전압 감소용 저항과, 제2바운싱 전압 감소용 트랜지스터 중 어느 하나로 구성되는 것을 특징으로 하는 데이타 출력버퍼.3. The variable impedance method according to claim 2, wherein the variable impedance comprises at least one of a first bouncing voltage reducing transistor and a bouncing voltage reducing resistor connected to the second data output line driver, and a second bouncing voltage reducing transistor. Data output buffer.
제2항에 있어서, 상기 제어부는 상기 제1데이타 출력라인 구동기에 입력되는 데이타이 전의 전이 상태를 감지하기 위한 래치와; 상기 래치의 출력신호와 제2데이타 출력라인 구동기의 입력데이타신호를 조합하여 상기 가변형 임피던스를 선택하기 위한 선택부를 구비하는 것을 특징으로 하는 데이타 출력버퍼.The electronic device of claim 2, wherein the control unit comprises: a latch for detecting a transition state before data input to the first data output line driver; And a selector for selecting the variable impedance by combining the output signal of the latch and the input data signal of the second data output line driver.
제4항에 있어서, 상리 래치는 제1입력단자에 데이타신호가 입력되는 제1노어레이트와, 상기 제1노어게이트의 출력이 제1입력단자에 입력되고 제2입력단자에 인에이블신호가 입력되는 제2노어게이트로 이루어지고 상기 제2노어게이트의 출력이 상기 제1노어게이트의 제2입력단자에 인가되는 것을 특징으로 하는 데이타 출력버퍼.The method of claim 4, wherein the latching latch comprises: a first normal rate in which a data signal is input to a first input terminal, an output of the first nor gate is input to a first input terminal, and an enable signal is input to a second input terminal; And a second NOR gate, the output of the second NOR gate being applied to the second input terminal of the first NOR gate.
제4항에 있어서, 상기 선택부는 상리 래치의 출력을 반전하는 인버터와 상기 제2데이타 출력라인 구동기의 입력 데이타신호와 상기 인버터의 반전신호를 논리 조합하는 제1낸드게이트와, 상기 래치의 출력신호와 제2데이타 출력라인 구동기의 입력 데이타신호를 논리 조합하는 제2낸드게이트로 구비하는 것을 특징으로 하는 데이타 출력버퍼.5. The apparatus of claim 4, wherein the selector comprises: an inverter for inverting an output of a phase latch; a first NAND gate for logically combining an input data signal of the second data output line driver and an inverted signal of the inverter; and an output signal of the latch. And a second NAND gate for logically combining the input data signal of the second data output line driver.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.