KR100198657B1 - Output circuit - Google Patents

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Abstract

본 발명은 출력 버퍼 회로에 관한 것으로, 특히 출력단에서 발생하는 그라운드 바운싱(Ground Bouncing)을 없애 안정된 데이타를 얻는데 적당하도록 한 출력 버퍼 회로에 대한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an output buffer circuit, and more particularly, to an output buffer circuit suitable for obtaining stable data by eliminating ground bouncing occurring at an output stage.

이를 위한 본 발명의 출력 버퍼 회로는 입력되는 제1풀업/풀다운 제어 신호에 의해 하이 또는 로우 데이타를 출력 하는 제1구동부, 입력되는 제2풀업제어신호와 제어수단부의 출력제어신호에 따라 하이 또는 로우 데이타를 출력하는 제2구동부, 상기 제1구동부와 제2구동부가 접속되는 노드 상에 공통 출력 단자, 상기 제1, 제2구동부의 공통 출력 단자와 기준 측정 전압을 비교하여 출력하는 비교 수단부, 상기 비교 수단부의 출력과 CAS계 신호와 제2풀다운 제어 신호를 입력으로 하여 상기 제2구동부의 풀다운 게이트로 출력하는 제어 수단부를 포함하여 구성되는 것을 특징으로 한다.The output buffer circuit of the present invention has a high or low output according to the first driver for outputting high or low data by the first pull-up / pull-down control signal input, the second pull-up control signal and the output control signal of the control means. A second driver for outputting data, a comparison means for comparing a common output terminal, a common output terminal of the first and second drivers, and a reference measurement voltage on a node to which the first driver and the second driver are connected; And a control means for outputting the output of the comparison means, the CAS signal, and the second pull-down control signal to the pull-down gate of the second driver.

Description

출력 버퍼 회로Output buffer circuit

제1도는 종래의 출력 버퍼 회로도.1 is a conventional output buffer circuit diagram.

제2도는 종래의 출력 버퍼 회로의 데이타 출력도.2 is a data output diagram of a conventional output buffer circuit.

제3도는 본 발명 일실시예의 출력 버퍼 회로도.3 is an output buffer circuit diagram of an embodiment of the present invention.

제4도는 본 발명 일실시예의 비교수단 구성도.Figure 4 is a block diagram of a comparison means of one embodiment of the present invention.

제5도는 본 발명 일실시예의 제어수단 회로도.5 is a circuit diagram of a control means of one embodiment of the present invention.

제6도는 본 발명 일실시예의 출력 버퍼 회로의 데이타 출력도.6 is a data output diagram of an output buffer circuit of an embodiment of the present invention.

제7도는 본 발명 일실시예의 동작파형도.7 is an operational waveform diagram of an embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : 제1구동부 20 : 제2구동부10: first driving unit 20: second driving unit

30 : 비교 수단부 40 : 제어 수단부30: comparison means 40: control means

41 : 제1지연/반전부 42 : 제1낸드41: first delay / inverting portion 42: first NAND

43 : 직렬 지연부 44 : 제2낸드43: serial delay unit 44: the second NAND

45 : 제1래치 46 : 제2지연/반전부45: first latch 46: second delay / reverse

47 : 제3낸드 48 : 제2래치47: the third NAND 48: the second latch

PU1 : 제1풀업 제어신호 PU2 : 제2풀업 제어신호PU1: first pull-up control signal PU2: second pull-up control signal

PD1 : 제1풀다운 제어신호 PD2 : 제2풀다운 제어신호PD1: first pull-down control signal PD2: second pull-down control signal

TPU1 : 제1풀업 NMOS 트렌지스터 TPU2 : 제2풀업 NMOS 트렌지스터TPU1: first pull-up NMOS transistor TPU2: second pull-up NMOS transistor

TPD1 : 제1풀다운 NMOS 트렌지스터 TPD2 : 제2풀다운 NMOS 트렌지스터TPD1: first pull-down NMOS transistor TPD2: second pull-down NMOS transistor

Dout : 제1, 제2구동부의 공통 출력단 Cout : 비교 수단부의 출력단Dout: Common output terminal of the first and second driving units Cout: Output terminal of the comparing unit

Vref : 기준 측정 전압 Vcc : 전원 전압Vref: reference measurement voltage Vcc: power supply voltage

Vss : 접지 전압Vss: Ground Voltage

본 발명은 출력 버퍼 회로에 관한 것으로, 특히 출력단에서 발생하는 그라운드 바운싱(Ground Bouncing)을 없애 안정된 데이타를 얻는데 적당하도록 한 출력 버퍼 회로에 대한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an output buffer circuit, and more particularly, to an output buffer circuit suitable for obtaining stable data by eliminating ground bouncing occurring at an output stage.

일반적으로, 데이타 출력 버퍼는 메모리셀로 부터 독출한 데이타를 입력받아 이를 칩(Chip) 외부로 출력하기 위한 회로이다.In general, a data output buffer is a circuit for receiving data read from a memory cell and outputting the data to a chip.

반도체 메모리 장치의 고집적화에 따른 동작속도의 고속화는 커다란 노이즈를 수반하게 되는데 이러한 노이즈의 가장 주된 이유는 데이타 출력 버퍼의 출력단에 구비되는 트렌지스터가 커다란 크기를 가지는 상태에서 천이동작을 수행할때, 커다란 피크전류를 발생시키기 때문이며, 이로 부터 칩내의 각 전원선에 영향을 미쳐 커다란 노이즈를 유발시킴으로써 오동작을 일으키는 등 반도체 메모리 장치의 성능을 저하시킨다.The high speed of operation speed due to the high integration of semiconductor memory devices is accompanied by a large noise. The main reason for this noise is the large peak when the transition operation is performed in the state that the transistors at the output terminal of the data output buffer have a large size. This causes current to be generated, which in turn affects each power supply line in the chip, causing a large noise, thereby causing a malfunction of the semiconductor memory device.

이하 첨부도면을 참조하여 종래의 출력 버퍼 회로를 설명하면 다음과 같다.Hereinafter, a conventional output buffer circuit will be described with reference to the accompanying drawings.

제1도는 종래의 출력 버퍼 회로도이다.1 is a conventional output buffer circuit diagram.

종래의 출력 버퍼 회로는 제1도와 같이 제1풀업 제어 신호(PU1)와 제1풀다운제어 신호(PD1)의 입력에 따라 하이 또는 로우 신호를 출력단(DOUT)으로 출력하는 제1구동부(10)와 제2풀업 제어 신호(PU2)와 제2풀다운 제어 신호(PD2)의 입력에 따라 하이 또는 로우 신호를 출력단(DOUT)으로 출력하는 제2구동부(20)가 병렬로 결합되어 구성 된다.The conventional output buffer circuit includes a first driver 10 for outputting a high or low signal to the output terminal DOUT according to the input of the first pull-up control signal PU1 and the first pull-down control signal PD1 as shown in FIG. The second driver 20 which outputs a high or low signal to the output terminal DOUT is coupled in parallel according to the input of the second pull-up control signal PU2 and the second pull-down control signal PD2.

상기 제1구동부(10)는 전원전압(Vcc)과 접지전압(Vss) 사이에 제1풀업 NMOS 트렌지스터(TPU1)와 제1풀다운 NMOS 트렌지스터(TPD1)가 직렬 연결되고, 상기 제1풀업 NMOS 트렌지스터(TPU1)의 소오스와 제1풀다운 NMOS 트렌지스터(TPD1)의 드레인이 공통 접속되는 노드에 출력단자(Dout)가 연결된다.The first driver 10 has a first pull-up NMOS transistor TPU1 and a first pull-down NMOS transistor TPD1 connected in series between a power supply voltage Vcc and a ground voltage Vss, and the first pull-up NMOS transistor T1. The output terminal Dout is connected to a node where the source of the TPU1 and the drain of the first pull-down NMOS transistor TPD1 are commonly connected.

상기 제2구동부(20)도 상기 제1구동부(10)와 마찬가지로 전원전압(Vcc)과 접지전압(Vss) 사이에 제2풀업 NMOS 트렌지스터(TPU2)와 제2풀다운 NMOS 트렌지스터(TPD2)가 직렬 연결되고, 제2풀업 NMOS 트렌지스터(TPU2)의 소오스와 제2풀다운 NMOS 트렌지스터(TPD2)의 드레인이 공통 접속되는 노드에 상기 출력단자(Dout)가 연결된다.Like the first driver 10, the second driver 20 also has a second pull-up NMOS transistor TPU2 and a second pull-down NMOS transistor TPD2 connected in series between a power supply voltage Vcc and a ground voltage Vss. The output terminal Dout is connected to a node where a source of the second pull-up NMOS transistor TPU2 and a drain of the second pull-down NMOS transistor TPD2 are commonly connected.

다음으로 종래 발명의 데이타 출력동작을 설명하면 다음과 같다.Next, the data output operation of the conventional invention will be described.

제2도는 종래의 출력 버퍼 회로의 데이타 출력도이다.2 is a data output diagram of a conventional output buffer circuit.

우선, 선택신호에 의해 출력 버퍼 회로가 인에이블(Enable) 상태가 되면 출력단 래치회로에 의해 래치된 출력신호가 제1/제2풀업 제어 신호(PU1/PU2)와 제1/제2풀다운 제어 신호(PD1/PD2)를 통해 출력 버퍼 회로의 출력단(Dout)에 전달되고 제1, 제2풀업/풀다운 NMOS 트렌지스터(TPU1,TPU2/TPD1, TPD2)를 턴 온(Turn On)시켜 하이(High) 또는 로우(Low)의 데이타를 출력단(DOUT)에 출력한다.First, when the output buffer circuit is enabled by the selection signal, the output signals latched by the output stage latching circuit are first / second pull-up control signals PU1 / PU2 and first / second pull-down control signals. The first and second pull-up / pull-down NMOS transistors (TPU1, TPU2 / TPD1, TPD2) are turned on to the output terminal Dout of the output buffer circuit through the PD1 / PD2 to turn high or The low data is output to the output terminal DOUT.

이때 제2풀업 제어 신호(PU2)와 제2풀다운 제어 신호(PD2)는 전류의 집중을 막기 위해 제1풀업 제어 신호(PU1)와 제1풀다운 제어 신호(PD1)에 비해 지연된 신호를 가한다.In this case, the second pull-up control signal PU2 and the second pull-down control signal PD2 apply a delayed signal to the first pull-up control signal PU1 and the first pull-down control signal PD1 to prevent concentration of current.

제2도 a를 보면 t1은 제1풀업 제어 신호(PU1)에 하이가 인가되고 제1풀다운 제어 신호(PD1)에 로우가 인가 되어 제1풀업 NMOS 트렌지스터(TPU1)가 턴 온 될 때의 데이타 출력도이다. 그리고, t2는 제2풀업 제어 신호(PU2)에 하이가 인가되고 제2풀다운 제어 신호(PD2)에 로우가 인가되어 제2풀업 NMOS 트렌지스터(TPU2)가 턴 온 될때의 데이타 출력도이다.Referring to FIG. 2A, t 1 is data when high is applied to the first pull-up control signal PU1 and low is applied to the first pull-down control signal PD1 so that the first pull-up NMOS transistor TPU1 is turned on. It is an output diagram. T 2 is a data output diagram when high is applied to the second pull-up control signal PU2 and low is applied to the second pull-down control signal PD2 to turn on the second pull-up NMOS transistor TPU2.

제2도 b를 보면 t3는 제1풀다운 제어 신호(PD1)에 하이가 인가되고 제1풀업 제어 신호(PU1)에 로우가 인가되어 제1풀다운 NMOS 트렌지스터(TPD1)가 턴 온 되어 출력단(DOUT)을 통해 로우 데이타를 출력하는 것이고, t4는 제2풀다운 제어 신호(PD2)에 하이가 인가되고 제2풀업 제어 신호(PU2)에 로우가 인가되어 제2풀다운 NMOS 트렌지스터(TPD2)가 턴 온 되어 출력단(DOUT)을 통해 로우 데이타를 출력하는 것이다.Referring to FIG. 2B, t 3 is applied high to the first pull-down control signal PD1 and low is applied to the first pull-up control signal PU1 so that the first pull-down NMOS transistor TPD1 is turned on to output the output terminal DOUT. T 4 is applied to the second pull-down control signal PD2 and a high is applied to the second pull-up control signal PU2 so that the second pull-down NMOS transistor TPD2 is turned on. Therefore, the raw data is output through the output terminal DOUT.

그러나 이와 같은 종래의 출력 버퍼 회로에는 제2도 b에서 보는 바와 같이, 로우 데이타 리드(Read)시 세추레이션(Saturation) 되기 전에 제1풀다운 NMOS 트렌지스터(TPD1)와 제2풀다운 NMOS 트렌지스터(TPD2)가 동시에 턴 온되어 발생하는 그라운드 바운싱(Ground Bouncing)으로 인해 다른 입력단에 VIN,VIL을 약화시킴으로써 오동작을 발생시킬 수 있다.However, in the conventional output buffer circuit, as shown in FIG. 2B, the first pull-down NMOS transistor TPD1 and the second pull-down NMOS transistor TPD2 are connected before being saturated during low data read. Ground bouncing caused by turning on at the same time can cause malfunction by weakening V IN and V IL at other inputs.

본 발명은 이와 같은 문제점을 해결하기 위하여 안출한 것으로써, 그라운드 바운싱(Ground Bouncing)을 없애서 안정된 데이타를 얻을 수 있는 출력 버퍼 회로를 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object thereof is to provide an output buffer circuit capable of obtaining stable data by eliminating ground bouncing.

상기 목적을 달성하기 위한 본 발명의 출력 버퍼 회로는 입력되는 제1풀업/풀다운 제어신호에 의해 하이 또는 로우 데이타를 출력하는 제1구동부, 입력되는 제2풀업제어신호와 제어수단부의 출력제어신호에 따라 하이 또는 로우 데이타를 출력하는 제2구동부, 상기 제1구동부와 제2구동부가 접속되는 노드 상에 공통출력단자, 상기 제1, 제2구동부의 공통출력단자와 기준 측정 전압을 비교하여 출력하는 비교 수단부, 상기 비교 수단부의 출력과 CAS계 신호와 제2풀다운 제어 신호를 입력으로 하여 제2구동부의 풀다운 게이트로 출력하는 제어 수단부를 포함하여 구성되는 것을 특징으로 한다.The output buffer circuit of the present invention for achieving the above object is to the first drive unit for outputting the high or low data by the first pull-up / pull-down control signal input, the second pull-up control signal and the control means of the output control signal Accordingly, the second driver outputs high or low data, and compares the common output terminal, the common output terminal of the first and second drivers, and the reference measurement voltage on the node connected to the first driver and the second driver. And a control means for inputting the output of the comparison means, the output of the comparison means, the CAS signal and the second pull-down control signal to the pull-down gate of the second driver.

이하, 첨부된 도면을 참조하여 본 발명 일실시예의 출력 버퍼 회로에 대하여 상세히 설명하면 다음과 같다.Hereinafter, an output buffer circuit according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

제3도는 본 발명 일실시예의 출력 버퍼 회로도이다.3 is an output buffer circuit diagram of an embodiment of the present invention.

제4도는 비교수단부(30)에 대한 입,출력 구성도이다.4 is an input / output configuration diagram of the comparison means unit 30.

제5도는 제어수단에 대한 회로도이다.5 is a circuit diagram for the control means.

제6도는 종래 발명과 본 발명 일실시예의 출력단의 출력 데이타 비교도이다.6 is a comparison diagram of output data of the output stage of the present invention and one embodiment of the present invention.

제7도는 본 발명 일실시예의 동작 파형도이다.7 is an operational waveform diagram of an embodiment of the present invention.

본 발명 일실시예의 출력 버퍼 회로는 제1풀업 제어 신호(PU1)와 제1풀다운 제어 신호(PD1)의 입력에 따라 로우 또는 하이를 출력단(DOUT)에 출력시키는 제1구동부(10)와 제2풀업 제어 신호(PU2)와 제어 수단부 일단에서 출력된 제어 신호와 제2풀업 제어 신호(PU2)에 따라 로우 또는 하이 데이타를 출력단(DOUT)에 출력시키는 제2구동부(10)와 제어 수단부의 비교 인에이블 신호를 받은후 출력단(DOUT)의 데이타 신호와 기준 측정 전압(Vref)을 비교하여 제어 수단부의 입력에 출력하는 비교 수단부(30)와 제2풀다운 제어 신호(PD2)와 CAS계 신호 및 비교 수단부(30)의 출력(DOUT)을 입력하여 제2풀다운 NMOS 트렌지스터(TPD2)의 입력단으로 출력되는 제어 수단부(40)로 구성 된다.According to an embodiment of the present invention, the output buffer circuit includes a first driver 10 and a second outputting a low or high to the output terminal DOUT according to the input of the first pull-up control signal PU1 and the first pull-down control signal PD1. Comparison of the second driving unit 10 and the control means unit for outputting the low or high data to the output terminal DOUT according to the control signal output from one end of the pull-up control signal PU2 and the control means unit and the second pull-up control signal PU2. After receiving the enable signal and comparing the data signal of the output terminal (DOUT) and the reference measurement voltage (Vref) and outputs to the control means of the control unit 30, the second pull-down control signal (PD2) and CAS signal and The control means 40 is input to the output DOUT of the comparison means 30 and output to the input terminal of the second pull-down NMOS transistor TPD2.

상기 제1구동부(10)와 제2구동부(20)는 전원 전압(Vcc)과 접지 전압(Vss)사이에 병렬 연결된다.The first driver 10 and the second driver 20 are connected in parallel between the power supply voltage Vcc and the ground voltage Vss.

상기 제1구동부(10)는 전원전압(Vcc)과 접지전압(Vss) 사이에 제1풀업 NMOS 트랜지스터(TPU1)와 제1풀다운 NMOS 트랜지스터(TPD1)가 직렬 연결된다.In the first driver 10, a first pull-up NMOS transistor TPU1 and a first pull-down NMOS transistor TPD1 are connected in series between a power supply voltage Vcc and a ground voltage Vss.

그리고, 제1풀업 NMOS 트렌지스터(TPU1)의 소오스와 제1풀다운 NMOS 트렌지스터(TPD1)의 드레인이 공통 접속되는 노드에 상기 출력단자(Dout)가 연결된다.The output terminal Dout is connected to a node where a source of the first pull-up NMOS transistor TPU1 and a drain of the first pull-down NMOS transistor TPD1 are commonly connected.

상기 제2구동부(20)는 전원 전압(Vcc)과 접지 전압(Vss) 사이에 제2풀업 NMOS 트렌지스터(TPU2)와 제2풀다운 NMOS 트렌지스터(TPD2)가 직렬 연결된다.In the second driver 20, a second pull-up NMOS transistor TPU2 and a second pull-down NMOS transistor TPD2 are connected in series between a power supply voltage Vcc and a ground voltage Vss.

그리고 제2풀업 NMOS 트렌지스터(TPU2)의 소오스와 제2풀다운 NMOS 트렌지스터(TPD2)의 드레인이 공통 접속되는 노드에 상기 출력단자(Dout)가 연결된다.The output terminal Dout is connected to a node where a source of the second pull-up NMOS transistor TPU2 and a drain of the second pull-down NMOS transistor TPD2 are commonly connected.

다음으로 비교수단부(30)에 대해 설명하겠다.Next, the comparison means unit 30 will be described.

제4도와 같이 입력단은 제1구동부(10)와 제2구동부(20)의 공통출력단(Dout)과 기준 측정 전압(Vref)으로 이루어졌고, 제어 수단부의 한쪽 출력에 의해서 인에이블(Enable), 디제이블(Disable)이 결정된다. 그리고, 출력단은 제어 수단부의 한 입력과 연결된다.As shown in FIG. 4, the input terminal is composed of the common output terminal Dout and the reference measurement voltage Vref of the first driving unit 10 and the second driving unit 20, and is enabled by one output of the control unit. Disable is determined. The output stage is then connected to one input of the control means.

다음은 제어 수단부(40)에 대해 설명하겠다.Next, the control means 40 will be described.

제5도와 같이 제어 수단부(40)의 입력단은 비교 수단부의 출력(COUT)과 CAS계 신호와 제2풀다운 제어 신호(PD2)로 구성되었고 출력단은 비교 수단부(30)의 비교 인에이블 신호와 제2풀다운 NMOS 트렌지스터(TPD2)의 입력과 연결 된다.As shown in FIG. 5, the input of the control means 40 is composed of the output COUT of the comparison means, the CAS signal and the second pull-down control signal PD2, and the output of the control means 40 and the comparison enable signal of the comparison means 30. It is connected to the input of the second pull-down NMOS transistor TPD2.

각 입력에 따른 제어 수단부(40)의 구성을 설명하면 다음과 같다.The configuration of the control means unit 40 according to each input is as follows.

첫번째로, 비교 수단부(30)의 출력(COUT)을 입력으로 하는 제어 수단의 구성 성분을 설명하면 제1지연/반전부(41), 제1낸드 게이트(42), 직렬 연결된 지연부(43)로 이루어졌다.First, the components of the control means which takes the output COUT of the comparison means 30 as an input will be described. The first delay / inverting portion 41, the first NAND gate 42, and the delay portion 43 connected in series are described. )

두번째로 CAS계 신호부의 입력단을 보면 제2, 제3낸드 게이트(44)(47)와 제1, 제2래치부(45)(48)와 제2지연/반전부(46)로 이루어졌다.Secondly, the input terminal of the CAS signal unit includes the second and third NAND gates 44 and 47, the first and second latch units 45 and 48, and the second delay / inverting unit 46.

다음은 상기에 설명한 제5도의 제어 수단부의 구성부분들의 연결관계를 설명하겠다.The following describes the connection relationship between the components of the control means of FIG. 5 described above.

첫번째로 비교 수단부의 출력(Cout)을 입력으로 하는 부분에 대해 설명하겠다.First, the part which takes in the output Cout of a comparison means part is demonstrated.

제1낸드(42)와 제1지연/반전부(41)는 비교 수단부의 출력(Cout)과 연결된다. 그리고, 제1지연/반전부(41)의 출력이 제1낸드(42)의 입력과 연결된다. 또한, 제1낸드(42)와 제2풀다운 제어 신호(PD2)가 직렬 지연부(43)의 입력과 각각 연결된다. 여기서 직렬 지연부(43)의 출력은 제2풀다운 NMOS 트렌지스터(TPD2)의 입력단으로 들어간다.The first NAND 42 and the first delay / inverting portion 41 are connected to the output Cout of the comparing means portion. The output of the first delay / inverting portion 41 is connected to the input of the first NAND 42. In addition, the first NAND 42 and the second pull-down control signal PD2 are connected to the inputs of the serial delay unit 43, respectively. Here, the output of the serial delay unit 43 enters the input terminal of the second pull-down NMOS transistor TPD2.

두번째로 CAS계 신호를 입력으로 하는 부분을 설명하겠다.Secondly, we will explain the part of inputting a CAS signal.

먼저 제2낸드(44)는 CAS계 신호와, 제1낸드(42)의 출력을 입력으로 한다. 또한, 제1래치(45)는 CAS계 신호와 제2낸드(44)의 출력을 입력으로 한다. 그리고, 제2지연/반전부(46)는 제2낸드(44)를 입력으로 하는 제1래치(45)의 출력을 입력으로 한다. 제3낸드(47)는 CAS계 신호와 제2지연/반전부(46)를 입력으로 한다. 그리고, 제2래치(48)는 제3낸드(47)의 출력과 RAS계 신호와 제2지연/반전부(46)를 입력으로 한다. 그리고, 제2래치(48)는 제3낸드(47)의 출력과 RAS계 신호와 제2지연/반전부(46)의 출력을 입력으로 한다. 또한, 이 제2래치(48)의 출력은 비교 수단부(30)로 연결되어 비교 수단부(30)를 인에이블(Enable) 또는 디제이블(Disable) 시킨다.First, the second NAND 44 receives the CAS signal and the output of the first NAND 42 as inputs. The first latch 45 receives the CAS signal and the output of the second NAND 44 as inputs. The second delay / inverting section 46 receives the output of the first latch 45 which takes the second NAND 44 as an input. The third NAND 47 receives the CAS signal and the second delay / inversion section 46 as input. The second latch 48 receives the output of the third NAND 47, the RAS signal, and the second delay / inverting section 46 as inputs. The second latch 48 receives the output of the third NAND 47, the RAS signal, and the output of the second delay / inverting unit 46. In addition, the output of the second latch 48 is connected to the comparison means unit 30 to enable or disable the comparison means unit 30.

다음은 본 발명 일실시예의 출력 버퍼 회로의 동작을 도면과 함께 설명하겠다.Next, the operation of the output buffer circuit according to an embodiment of the present invention will be described with reference to the accompanying drawings.

먼저 비교 수단부(30)는 제1구동부의 출력단(Dout)이 기준 측정 전압(Vref)과 비교해서 작게 되면 하이(High)를 출력하고 이외에는 로우(Low)를 출력하도록 구성된다.First, the comparing means unit 30 is configured to output high when the output terminal Dout of the first driving unit is smaller than the reference measurement voltage Vref and to output low except for the reference.

제1/제2풀다운 제어 신호(PD1/PD2)에 하이(High) 전압을 인가할 때를 설명하겠다.A case in which a high voltage is applied to the first / second pulldown control signal PD1 / PD2 will be described.

우선 제1풀다운 제어 신호(PD1)가 하이가 되면 제1풀다운 NMOS 트렌지스터(TPD1)가 턴 온(제6도 ①영역)되어 제1,제2구동부의 공통 출력단(Dout)으로 로우 데이타를 출력한다.First, when the first pull-down control signal PD1 becomes high, the first pull-down NMOS transistor TPD1 is turned on (FIG. 6 region) to output low data to the common output terminal Dout of the first and second drivers. .

그리고, 비교 수단부(30)의 기준 측정 전압(Vref)을 위의 제1,제2구동부의 공통 출력단(Dout)의 로우(Low) 데이타 보다 크게 잡아주면 비교 수단부는 로우(Low) 신호를 출력한다.When the reference measurement voltage Vref of the comparing means 30 is greater than the low data of the common output terminal Dout of the first and second driving units, the comparing means outputs a low signal. do.

이때 제2풀다운 제어 신호(PD2)에 하이를 인가 할 때, 제5도에서 보는 바와 같이, 제1낸드(42)는 데이타 하이를 출력하므로 직렬 지연부(43)에서 데이타 하이가 출력된다.At this time, when high is applied to the second pull-down control signal PD2, as shown in FIG. 5, since the first NAND 42 outputs data high, the data delay is output from the serial delay unit 43.

다시 이직렬 지연부(43)에서 출력된 하이 데이타는 제2풀다운 NMOS 트렌지스터(TPD2)를 턴 온시켜 순간적 전류의 증가로 제1, 제2구동부의 공통 출력단(Dout)이 급격히 떨어진다(제6도의 ②영역).Again, the high data output from the serial delay unit 43 turns on the second pull-down NMOS transistor TPD2, and the instantaneous increase in current causes the common output terminal Dout of the first and second drives to drop sharply (2 in FIG. 6). domain).

이렇게 급격히 떨어진 제1, 제2구동부의 공통 출력단(Dout)이 기준 측정 전압(Vref) 보다 작게되는 시점에서 비교 수단부(30)의 출력이 하이가 되면 제1낸드(42)의 두 입력중 한쪽은 비교 수단부의 출력(COUT) 데이타 하이가 입력되고 제1지연/반전부의 지연부에는 저장된 데이타 로우 입력이 반전부를 통해 하이로써 나와 제1낸드(42)에 데이타 로우를 출력시킨다.When the output of the comparator means 30 becomes high at a time when the common output terminal Dout of the first and second driving units that are suddenly dropped is smaller than the reference measurement voltage Vref, one of the two inputs of the first NAND 42 is increased. The output COUT data high of the comparator means is input and the stored data row input is output high through the inverter to the delay part of the first delay / inverter and outputs the data row to the first NAND 42.

이 데이타 로우가 직렬 연결된 지연부(43)를 거쳐 제2풀다운 NMOS 트렌지스터(TPD2)를 턴 오프 시킨다.The data row turns off the second pull-down NMOS transistor TPD2 via the delay unit 43 connected in series.

이때 제2풀다운 NMOS 트렌지스터(TPD2)가 제1풀다운 NMOS 트렌지스터(TPD1) 보다 상대적으로 크게 구성되므로 제2풀다운 NMOS 트렌지스터(TPD2)를 VOL근처에서 턴 오프 시켜서 순간적인 전류의 증가를 감소시켜 제1, 제2구동부의 공통 출력단(Dout)에서 데이타의 그라운드 바운싱(Ground Bouncing)을 줄일 수 있다.In this case, since the second pull-down NMOS transistor TPD2 is configured to be relatively larger than the first pull-down NMOS transistor TPD1, the second pull-down NMOS transistor TPD2 is turned off near V OL to decrease the instantaneous increase in current and thereby increase the first. The ground bouncing of the data may be reduced at the common output terminal Dout of the second driver.

제6도의 실선은 본 발명 일실시예의 출력 버퍼 회로의 출력단(Dout)의 데이타 출력도이고, 점선은 종래 기술에 따른 데이타 출력도(Dout)이다.6 is a data output diagram of the output terminal Dout of the output buffer circuit according to the embodiment of the present invention, and a dotted line is a data output diagram Dout according to the prior art.

이 동작에서 비교 수단부의 출력(Cout)을 하이로 유지시키면(제7도의 b) 제1지연/반전부(41)의 지연부에 로우가 들어가 반전되어 하이가 됨에 따라 제1낸드의 출력부분인 A지점은 하이가 되어, 제1지연/반전부(41)의 지연부의 로우 출력과 제2풀다운 제어 신호(PD2)의 하이 입력은 제2풀다운 NMOS 트렌지스터(TPD2)를 턴 오프시킨다. 그러므로 제1/제2풀다운 NMOS 트렌지스터(TPD1/TPD2) 두개가 모두 턴 온 되는 것보다 제1풀다운 NMOS 트렌지스터(TPD1)만이 턴 온 될 때가 상대적으로 제1, 제2구동부의 공통 출력단(Dout)의 데이타 출력 레벨이 높아 질 수 있다.In this operation, if the output Cout of the comparing means portion is kept high (b in FIG. 7), the low portion enters the delay portion of the first delay / inverting portion 41 and is inverted to become high, thereby being the output portion of the first NAND. The point A becomes high, and the low output of the delay portion of the first delay / inverting portion 41 and the high input of the second pull-down control signal PD2 turn off the second pull-down NMOS transistor TPD2. Therefore, when only the first pull-down NMOS transistor TPD1 is turned on, rather than both the first / second pull-down NMOS transistors TPD1 / TPD2 are turned on, the common output terminal Dout of the first and second drivers is relatively relatively turned on. The data output level can be high.

따라서 제5도의 제어 수단부(40)의 제어 회로에서 제1낸드(42)의 입력단에 비교 수단부(30)의 출력(COUT) 하이와 제1지연/반전부의 신호 로우가 도달하는 시점에서 제1낸드(42)의 입력은 하이 출력을 낸다.Accordingly, when the output COUT of the comparator means 30 and the signal low of the first delay / inverter reach the input terminal of the first NAND 42 in the control circuit of the control means 40 of FIG. The input of one NAND 42 produces a high output.

이에 따라 제2풀다운 NMOS 트렌지스터(TPD2)는 다시 턴 온 된다.As a result, the second pull-down NMOS transistor TPD2 is turned on again.

따라서 제어 수단부에 의해 제2풀다운 NMOS 트렌지스터(TPD2)를 바운싱(Bouncing) 순간에만 턴 오프 시키도록 구성된다.Therefore, the control means is configured to turn off the second pull-down NMOS transistor TPD2 only at the moment of bouncing.

또 제2풀다운 NMOS 트렌지스터(TPD2)를 턴 오프 시킨 시점을 전후로 해서 비교 수단부를 디제이블(Disable)시켜 주기 위해 제1낸드(42) 출력과 CAS계의 신호를 이용해서 비교 수단부(30)를 인에이블(Enable) 신호로 만들어준다.In addition, before and after the time when the second pull-down NMOS transistor TPD2 is turned off, the comparing means section 30 is made by using the output of the first NAND 42 and a CAS signal to deactivate the comparing means section. Make it an Enable signal.

이상에서 설명한 바와 같이, 본 발명 출력 버퍼 회로의 효과는 로우(Low) 데이타 리드(Read)시 발생할 수 있는 그라운드 바운싱(Ground Bouncing)을 없애줌으로써 다른 입력단에서 이로 인한 오동작을 방지할 수 있다.As described above, the effect of the output buffer circuit of the present invention eliminates ground bouncing that may occur during low data reads, thereby preventing malfunctions at other input terminals.

Claims (9)

입력되는 제1풀업/풀다운 제어신호에 의해 하이 또는 로우 데이타를 출력 하는 제1구동부, 입력되는 제2풀업제어신호와 제어수단부의 출력제어신호에 따라 하이 또는 로우 데이타를 출력하는 제2구동부, 상기 제1구동부와 제2구동부가 접속되는 노드 상에 공통출력단자, 상기 제1, 제2구동부의 공통출력단자와 기준 측정 전압을 비교하여 출력하는 비교 수단부, 상기 비교 수단부의 출력과 CAS계 신호와 제2풀다운 제어 신호를 입력으로 하여 제2구동부의 풀다운 게이트로 출력하는 제어 수단부를 포함하여 구성되는 것을 특징으로 하는 출력 버퍼 회로.A first driver for outputting high or low data by an input first pull-up / pull-down control signal, a second driver for outputting high or low data according to an output control signal of the input second pull-up control signal and the control means; A comparator means for comparing and outputting a common output terminal, a common output terminal of the first and second drivers and a reference measurement voltage on a node to which the first driver and the second driver are connected; an output of the comparison means and an CAS signal And a control means for inputting the second pull-down control signal to the pull-down gate of the second driver. 제1항에 있어서, 제1구동부와 제2구동부는 각각 풀업 트렌지스터의 소오스와 상기 풀다운 트렌지스터의 드레인이 연결되어 구성됨을 특징으로 하는 출력 버퍼 회로.The output buffer circuit of claim 1, wherein the first driver and the second driver are connected to a source of a pull-up transistor and a drain of the pull-down transistor, respectively. 제2항에 있어서, 제1, 제2구동부 각각의 풀업 트렌지스터의 드레인에는 전원 전압이 풀다운 트렌지스터의 소오스에는 접지전압이 연결되는 것을 특징으로 하는 출력 버퍼 회로.The output buffer circuit of claim 2, wherein a power supply voltage is connected to a drain of each pull-up transistor of each of the first and second driving units, and a ground voltage is connected to a source of the pull-down transistor. 제2항에 있어서, 직렬 연결된 풀업, 풀다운 트렌지스터는 각각 NMOS로 구성되는 것을 특징으로 하는 출력 버퍼 회로.3. The output buffer circuit of claim 2 wherein the pull-up and pull-down transistors connected in series are each configured of NMOS. 제1항에 있어서, 상기 비교수단부의 출력은 제1, 제2구동부의 공통출력단자를 통해 출력되는 신호가 기준 측정 전압 보다 작을때 하이를 나타냄을 특징으로 하는 출력 버퍼 회로.The output buffer circuit as claimed in claim 1, wherein the output of the comparing unit is high when the signal output through the common output terminal of the first and second driving units is smaller than the reference measurement voltage. 제1항에 있어서, 상기 제어수단부는 상기 비교수단부의 출력신호를 받고 지연시켜 반전하는 제1지연/반전부와, 상기 비교수단부의 출력신호와 상기 제1지연/반전부의 출력신호를 논리곱하여 반전하는 제1낸드와, 상기 제1낸드의 출력신호와 제2풀다운 제어신호를 논리곱하고 반전한 신호를 반전하여 상기 제2풀다운 트렌지스터를 제어하는 직렬지연부와, 상기 CAS계 신호와 상기 제1낸드의 출력신호를 논리곱하여 반전하는 제2낸드와, 상기 CAS계 신호와 상기 제2낸드의 출력신호를 받아 래치하는 제1래치와, 상기 제1래치의 출력신호를 지연시켜 반전하는 제2지연/반전부와, 상기 CAS계 신호와 상기 제2지연/반전부의 신호를 논리곱하여 반전시켜 출력하는 제3낸드와, 상기 제3낸드의 출력신호와 상기 제2지연/반전부의 출력신호와 RAS계 신호를 받아 래치하는 제2래치로 구성됨을 특징으로 하는 출력 버퍼 회로.2. The apparatus of claim 1, wherein the control means comprises a first delay / inverting unit that receives and delays the output signal of the comparing unit, and inverts the output signal of the comparing unit and the output signal of the first delay / inverting unit. A serial delay unit for controlling the second pull-down transistor by inverting a first NAND, an output signal of the first NAND and a second pull-down control signal, and inverting an inverted signal, the CAS-based signal and the first NAND A second NAND that logically multiplies and inverts the output signal, a first latch that receives and latches the CAS signal and the output signal of the second NAND, and a second delay that delays and inverts the output signal of the first latch. An inverter, a third NAND for inverting and outputting the CAS signal and the signal of the second delay / inverter, an output signal of the third NAND, an output signal of the second delay / inverter, and a RAS signal Receive and latch The output buffer circuit, characterized by consisting of a second latch. 제6항에 있어서, 상기 직렬지연부는 낸드게이트와 인버터가 직렬연결되어 구성되는 것을 특징으로 하는 출력 버퍼 회로.The output buffer circuit of claim 6, wherein the series delay unit comprises a NAND gate and an inverter connected in series. 제6항에 있어서, 상기 제1, 제2래치는 2개의 낸드게이트로 구성되었음을 특징으로 하는 출력 버퍼 회로.7. The output buffer circuit according to claim 6, wherein the first and second latches comprise two NAND gates. 제6항에 있어서, 상기 제2래치부중 상기 제3낸드의 출력신호를 받는 낸드게이트로 비교수단 인에이블신호가 출력되고, 상기 RAS계 신호는 상기 제2지연/반전부의 신호를 받아 동작하는 낸드게이트에 입력되는 것을 특징으로 하는 출력 버퍼 회로.7. The NAND of claim 6, wherein a comparison means enable signal is output to a NAND gate receiving the output signal of the third NAND, and the RAS signal is operated by receiving a signal from the second delay / inverting unit. And an output buffer circuit which is input to the gate.
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