KR0157955B1 - Three state output circuit - Google Patents

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KR0157955B1 KR1019960009549A KR19960009549A KR0157955B1 KR 0157955 B1 KR0157955 B1 KR 0157955B1 KR 1019960009549 A KR1019960009549 A KR 1019960009549A KR 19960009549 A KR19960009549 A KR 19960009549A KR 0157955 B1 KR0157955 B1 KR 0157955B1
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강희복
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문정환
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Abstract

본 발명은 삼상태 출력회로에 관한 것으로, 출력신호(OUT)는 충분한 삼상태의 값을 갖지 못함으로 인해서 출력 스윙(swing)레벨이 커지고 이로인해 입력에 따른 출력의 응답속도가 지연될 수 있는 문제점이 발생할 수 있으며, 이러한 문제점을 해결하기 위하여 본 발명은, 프리-리셀기법을 이용하여 출력단의 전이시간을 줄여 안정된 삼상태를 만들어서 입력에 따른 출력의 빠른 응답을 얻을 수 있게 되어 빠른 엑세스 타임을 요구하는 디바이스에 적용할 수 있는 효과가 있으며 삼상태로 되는 기간이 짧은 경우에도 유용하게 사용할 수 있는 효과가 있다. 또한 기존의 출력 버퍼용 트랜지스터를 그대로 이용하게 되어 레이아웃 면에서 효과적이다.The present invention relates to a three-state output circuit, the output signal (OUT) has a problem that the output swing level is increased due to not having a sufficient three-state value, thereby delaying the response speed of the output according to the input In order to solve this problem, the present invention can reduce the transition time of the output stage by using the pre-reselling technique to create a stable three-state to obtain a fast response of the output according to the input request a fast access time There is an effect that can be applied to the device, and even if the period of tristate is short, it can be usefully used. In addition, it is effective in terms of layout by using the existing output buffer transistor as it is.

Description

삼상태 출력회로Tri-state output circuit

제1도는 종래 삼상태 출력회로의 상세회로도.1 is a detailed circuit diagram of a conventional three-state output circuit.

제2도는 본 발명 삼상태 출력회로의 상세회로도.2 is a detailed circuit diagram of the tri-state output circuit of the present invention.

제3도는 제1도 및 제2도의 입출력 신호 파형도.3 is an input / output signal waveform diagram of FIGS. 1 and 2;

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 래치부 3 : 레벨 변환부1 latch portion 3 level converting portion

4 : 제어신호입력부 5 : 출력부4: control signal input part 5: output part

40 : 이전데이타출력부 50 : 제어신호감지부40: previous data output unit 50: control signal detection unit

60 : 프리-리셀궤환부 MN1-MN5 : 엔모스 트랜지스터60: pre-cell feedback part MN1-MN5: NMOS transistor

MP1-MP5 : 피모스 트랜지스터 I1-I15 : 인버터MP1-MP5: PMOS transistor I1-I15: Inverter

NOR1-NOR4 : 노아게이트 NAND1-NAND3 : 낸드게이트NOR1-NOR4: Noah gate NAND1-NAND3: NAND gate

본 발명은 삼상태 출력회로에 관한 것으로, 특히 프리-리셀 기술을 이용하여 출력단의 천이(transition) 시간을 줄여 엑세스 시간을 빠르게 하는 삼상태 출력회로에 관한 것이다.The present invention relates to a three-state output circuit, and more particularly, to a three-state output circuit to reduce the transition time of the output stage using a pre-recell technique to speed up the access time.

제1도는 종래 삼상태 출력회로의 상세회로도로서, 이에 도시한 바와 같이, 인에이블신호(EN)에 따라 입력신호(IN)를 반전하는 래치부(1)와, 제어신호(ODE)가 고전위일 때 상기 래치부(1)의 출력을 반전 출력하고 상기 제어신호(ODE)가 저전위일 때 출력단(OUT)의 상태가 플로팅상태로 되는 버퍼부(2)와, 출력단(OUT)에서 외부회로와 연결되어 저항(R1)(R2) 및 콘덴서(C)의 값에 따라 출력레벨을 변화시키는 레벨변환부(3)로 구성된 것으로, 제3도를 참조하여 설명하면 다음과 같다.FIG. 1 is a detailed circuit diagram of a conventional three-state output circuit. As shown in FIG. 1, the latch unit 1 which inverts the input signal IN according to the enable signal EN, and the control signal ODE are high potential. When the output of the latch unit 1 is inverted and the control signal ODE is at a low potential, the buffer unit 2 in which the state of the output terminal OUT becomes a floating state, and an external circuit at the output terminal OUT Consists of a level converter (3) connected to change the output level in accordance with the values of the resistor (R1) (R2) and the capacitor (C), and will be described with reference to FIG.

인에이블신호(EN)가 래치부(1)의 인버터(I1)를 통하여 피모스 트랜지스터(MP1)에 인가됨과 동시에 엔모스 트랜지스터(MN2)의 게이트에 인가되어 있는 상태에서 입력신호(IN)가 입력되면 이 입력신호(IN)는 피모스 트랜지스터(MP2) 및 엔모스 트랜지스터(MN1)의 게이트에 인가됨으로써 래치부(1)의 출력은 입력신호(IN)를 반전 출력하는 한편, 두 개의 인버터(I2)(I3)를 통하여 래치된다.The input signal IN is input while the enable signal EN is applied to the PMOS transistor MP1 through the inverter I1 of the latch unit 1 and to the gate of the NMOS transistor MN2. When the input signal IN is applied to the gates of the PMOS transistor MP2 and the NMOS transistor MN1, the output of the latch unit 1 inverts and outputs the input signal IN, and the two inverters I2. Is latched through I3.

또한, 버퍼부(2)의 노아게이트(NOR1)와 낸드게이트(NAND1)는 상기 반전된 입력신호(IN)와 제이신호(ODE)를 각각 논리조합하여 출력하며 이 출력신호는 각각 인버터(I5)(I6)에서 반전되어 피모스 트랜지스터(MP3)와 엔모스 트랜지스터(MN3)를 구동하여 전원전압(VDD)이 출력단(OUT)을 통하여 출력되거나 차단된다.Further, the NOR gate NOR1 and the NAND gate NAND1 of the buffer unit 2 output the logical combination of the inverted input signal IN and the J signal ODE, respectively, and the output signals are respectively outputted from the inverter I5. Inverted at I6, the PMOS transistor MP3 and the NMOS transistor MN3 are driven to output or shut off the power supply voltage V DD through the output terminal OUT.

상기 인에이블신호(EN)가 '하이'인 조건에서 입력신호(IN) 및 제어신호(ODE)의 논리상태에 따른 출력상태를 알아보면 다음과 같다.The output state according to the logic state of the input signal IN and the control signal ODE under the condition that the enable signal EN is 'high' is as follows.

먼저, 제어신호(ODE)가 '하이'상태이고, 입력신호(IN)가 '하이'이면 래치부(1)의 출력은 '로우'이며 버퍼부(2)의 피모스 트랜지스터(MP3) 및 엔모스 트랜지스터(MN3)의 게이트에는 '하이'가 인가되어 피모스 트랜지스터(MP3)는 턴오프되고 엔모스 트랜지스터(MN3)는 턴오프되어 출력단(OUT)은 접지전위가 된다.First, when the control signal ODE is 'high' and the input signal IN is 'high', the output of the latch unit 1 is 'low' and the PMOS transistor MP3 and the yen of the buffer unit 2 are negative. 'High' is applied to the gate of the MOS transistor MN3 so that the PMOS transistor MP3 is turned off, the NMOS transistor MN3 is turned off, and the output terminal OUT becomes the ground potential.

다음으로 제어신호(ODE)가 '하이'이고, 입력신호(IN)가 '로우'이면 래치부(1)의 출력은 '하이'가 되며 상기 피모스 트랜지스터(MP3)의 게이트에는 하이가 인가되어 턴온되고 상기 엔모스 트랜지스터(MN3)의 게이트는 로우가 인가되어 턴오프됨에 따라 출력단(OUT)은 전원전압(VDD)레벨이 된다.Next, when the control signal ODE is 'high' and the input signal IN is 'low', the output of the latch unit 1 is 'high' and high is applied to the gate of the PMOS transistor MP3. As the gate of the NMOS transistor MN3 is turned on and turned off, the output terminal OUT is at a power supply voltage V DD level.

또한, 입력신호(IN)에 관계없이 제어신호(ODE)가 로우가 되면 출력단(OUT)은 삼상태가되며, 이 제어신호(ODE)가 다시 하이가 되면 출력단(OUT)은 상기와 같이 입력신호(IN)의 상태에 따르게 되며, 이를 제3도에 도시하였다.In addition, regardless of the input signal IN, when the control signal ODE becomes low, the output terminal OUT is in three states. When the control signal ODE becomes high again, the output terminal OUT becomes the input signal as described above. It depends on the state of (IN), which is shown in FIG.

제3도와 같이 제어신호(ODE)가 로우펄스 구간(T1)(T2)일 때 출력신호(OUT)의 파형은 삼상태로 되나, 이 제어신호(ODE)가 로우펄스 폭이 작으면, 즉 로우기간이 짧으면 제3도의 (c)와 같이 로우펄스 구간(T1)에서 출력레벨이 하강하는 기울기가 급하지 않으며, 로우펄스 구간(T2)에서 상승하는 기울기 역시 급하지 않게 되어 출력신호(OUT)는 충분한 삼상태의 값을 갖지 못함으로 인해서 출력 스윙(swing)레벨이 커지고 이로인해 입력에 따른 출력의 응답속도가 지연될 수 있는 문제점이 발생하며, 또한 이러한 문제점으로 인해 빠른 엑세스 타임을 요구하는 디바이스에 적용하는데 신뢰성이 저하되는 문제점이 있다.As shown in FIG. 3, when the control signal ODE is in the low pulse periods T1 and T2, the waveform of the output signal OUT is in three states, but when the control signal ODE is low in pulse width, that is, low If the period is short, as shown in (c) of FIG. 3, the slope in which the output level falls in the low pulse section T1 is not steep, and the slope in which the rise in the low pulse section T2 is also not steep. Insufficient tristate values result in a large output swing level, which causes delays in the response speed of the output.In addition, these problems may cause problems in devices requiring fast access time. There is a problem that the reliability is lowered in the application.

이와 같은 종래의 문제점을 해결하기 위하여, 본 발명은 제어신호의 상태가 변화하는 시점을 포착하여 변화하기 시작하는 시점에서 출력단이 프리-리셀되는 것을 촉진시킴으로써, 제어신호가 로우인 구간에서 안정된 삼상태를 달성하여 억세스 타임을 빠르게 할 수 있게 창안한 것으로, 이를 첨부한 도면을 참조하여 설명하면 다음과 같다.In order to solve such a conventional problem, the present invention captures a point in time at which the state of the control signal changes and promotes the output stage to be pre-reselled at the time point at which the state of the control signal starts to change, so that the three states stable in the section where the control signal is low Invented to speed up the access time by achieving this, and will be described with reference to the accompanying drawings as follows.

제2도는 본 발명 삼상태 출력회로의 상세회로도로서, 입력신호(IN)를 반전시키는 모스 트랜지스터(MP2)(MN1)와 인에이블신호(EN)에 따라 전원전압(VDD)과 접지전압(Vss)을 상기 모스 트랜지스터(MP2)(MN1)에 공급 또는 차단하는 인버터(I1) 및 모스 트랜지스터(MP1)(MN2)와 입력신호(IN)가 반전 출력되었을 때 이를 버퍼링하는 인버터(I2)(I3)로 이루어진 래치부(1)와; 상기 래치부(1)의 출력신호와 제어신호(ODE)를 논리조합하는 제어신호 입력부(4)와; 상기 래치부(1)와 같은 구조로 이루어져 상기 인에이블신호(EN)에 따라 상기 래치부(1)의 출력을 반전함으로써 원래의 입력신호(IN)를 출력하는 역할을 하는 이전데이타 래치부(40)와; 제어신호(ODE)가 하이상태에서 로우상태로 변하는 시점을 포착하여 펄스를 출력하는 제어신호 감지부(50)와; 상기 제어신호감지부(50)의 출력펄스와 상기 이전데이타 래치부(40)의 출력을 조합하여 상기 제어신호입력부(4)의 출력과 논리조합하는 프리-리셀궤환부(60)와; 이 프리-리셀궤환부(60)의 출력신호에 따라 전원전압(VDD)을 외부로 출력 또는 차단하는 출력부(5)와; 출력단(OUT)에서 외부회로와 연결되어 저항(R1)(R2) 및 콘덴서(C)의 값에 따라 출력레벨을 변화시키는 레벨변환부(3)로 구성한다.2 is a detailed circuit diagram of the tri-state output circuit of the present invention, in which the power supply voltage V DD and the ground voltage Vss are in response to the MOS transistor MP2 (MN1) and the enable signal EN for inverting the input signal IN. ) Is an inverter I1 for supplying or blocking the MOS transistor MP2 (MN1) and an inverter I2 (I3) for buffering the MOS transistor MP1 (MN2) when the input signal IN is inverted and output. A latch portion 1 formed of; A control signal input unit 4 for logically combining the output signal of the latch unit 1 and the control signal ODE; The previous data latch unit 40 having the same structure as the latch unit 1 and outputting the original input signal IN by inverting the output of the latch unit 1 according to the enable signal EN. )Wow; A control signal detector 50 for capturing a time point at which the control signal ODE changes from a high state to a low state and outputting a pulse; A pre-recell feedback unit (60) for combining the output pulse of the control signal detection unit (50) with the output of the previous data latch unit (40) and logically combining the output of the control signal input unit (4); An output unit 5 for outputting or interrupting the power supply voltage V DD to the outside in accordance with the output signal of the pre-recell feedback unit 60; It is composed of a level converter (3) connected to an external circuit at the output terminal (OUT) to change the output level in accordance with the values of the resistors (R1) (R2) and capacitor (C).

또한, 상기 제어신호감지부(50)는 제어신호(ODE)를 지연시키는 세 개의 인버터(I10)(I11)(I12)와 지연된 제어신호와 원래의 제어신호(ODE)를 노아조합하는 노아게이트(NOR3)와 이 노아게이트(NOR3)의 출력을 반전하는 인버터(I13)로 구성한다.The control signal detecting unit 50 further comprises three inverters I10, I11 and I12 for delaying the control signal ODE, and a NOA gate for combining the delayed control signal and the original control signal ODE. NOR3) and inverter I13 which inverts the output of this noble gate NOR3.

이와 같이 구성한 본 발명 삼상태 출력회로의 작용 및 효과를 제3도를 참조하여 설명하면 다음과 같다.The operation and effects of the tri-state output circuit of the present invention configured as described above will be described with reference to FIG.

인에이블신호(EN)가 래치부(1)의 인버터(I1)를 통하여 피모스 트랜지스터(MP1)에 인가됨과 동시에 엔모스 트랜지스터(MN2)의 게이트에 인가되어 있는 상태에서 입력신호(IN)가 입력되면 이 입력신호(IN)는 피모스 트랜지스터(MP2) 및 엔모스 트랜지스터(MN1)의 게이트에 인가됨으로써 래치부(1)의 출력은 입력신호(IN)를 반전 출력하는 한편, 두 개의 인버터(I2)(I3)를 통하여 래치된다.The input signal IN is input while the enable signal EN is applied to the PMOS transistor MP1 through the inverter I1 of the latch unit 1 and to the gate of the NMOS transistor MN2. When the input signal IN is applied to the gates of the PMOS transistor MP2 and the NMOS transistor MN1, the output of the latch unit 1 inverts and outputs the input signal IN, and the two inverters I2. Is latched through I3.

상기 래치부(1)의 출력은 제어신호입력부(4) 낸드게이트(NAND1)에서 제어신호(ODE)와, 그리고 노아게이트(NOR1)에서 인버터(I4)를 통해 반전된 제어신호(ODE)와 논리조합되어 출력된다.The output of the latch unit 1 is the control signal ODE at the NAND gate NAND1 of the control signal input unit 4 and the control signal ODE inverted through the inverter I4 at the NOR gate NOR1 and logic. Are combined and output.

또한, 제어신호(ODE)는 제어신호감지부(50)의 노아게이트(NOR3)의 일측 입력단에 입력되는 동시에 3개의 인버터(I10)(I11)(I12)를 통하여 시간 지연이 발생한 후 상기 노아게이트(NOR3)의 타측입력단으로 입력되어 원래의 제어신호(ODE)와 노아조합된다.In addition, the control signal ODE is input to one input terminal of the noar gate NOR3 of the control signal detecting unit 50 and at the same time after the time delay occurs through three inverters I10, I11 and I12, the noagate. It is input to the other input terminal of NOR3 and combined with the original control signal ODE.

이러한 노아게이트(NOR3)의 노아조합은 제3도의 (b)와 같이 제어신호(ODE)가 하이상태에서 로우상태로 변화할 때 이를 포착하기 위한 것이다.The Noah combination of the NOR gate NOR3 is to capture the control signal ODE when it changes from the high state to the low state as shown in FIG.

즉, 제어신호(ODE)가 하이 또는 로우상태일 때 상기 노아게이트(NOR3)를 거쳐 인버터(I13)로 출력되는 제어신호감지부(50)의 출력은 항상 하이상태가 되지만, 제어신호(ODE)가 하이상태에서 로우상태로 변하면 원래의 제어신호(ODE)는 로우로 바뀐 상태로 상기 노아게이트(NOR3)의 일측단자(①)로 입력되고, 상기 인버터(I10)(I11)(I12)에서 지연되는 시간 동안은 이전제어신호(ODE), 즉 하이상태가 타측단자(②)로 입력되어 이러한 입력에 대한 노아게이트(NOR3)의 출력단자(③)의 출력은 상기 인버터(I10)(I11)(I12)에서 지연된 원래의 제어신호(ODE)가 입력되는 기간(T3)(T4)까지 하이상태를 출력하게 되며, 제어신호감지부(50)의 출력단(④)의 출력은 인버터(I13)를 통하여 반전되어 출력되며, 이를 제3도의 (e)(f)(g)에 도시하였다.That is, when the control signal ODE is in the high or low state, the output of the control signal detecting unit 50 output to the inverter I13 through the NOA gate NOR3 is always in the high state, but the control signal ODE Is changed from the high state to the low state, the original control signal (ODE) is changed to the low state is input to one terminal (①) of the noah gate (NOR3), the delay in the inverter (I10) (I11) (I12) During this time, the previous control signal (ODE), that is, the high state is input to the other terminal (②) so that the output of the output terminal (③) of the NOA gate (NOR3) for this input is the inverter (I10) (I11) ( The output state of the output terminal ④ of the control signal detection unit 50 is output through the inverter I13 until the period T3 (T4) at which the original control signal ODE delayed in I12 is input. The output is inverted and is shown in (e) (f) (g) of FIG.

여기서, 제3도의 (g)에 도시한 제어신호감지부(50)의 출력신호의 변화된 구간(T3)동안, 즉 입력신호(IN)가 하이상태이고 제어신호(ODE)가 하이에서 로우상태로 전환되는 시점에서 전체회로의 논리상태를 알아본다.Here, during the changed period T3 of the output signal of the control signal detecting unit 50 shown in FIG. 3G, that is, the input signal IN is high and the control signal ODE is high to low. At the time of switching, the logic state of the entire circuit is examined.

하이상태의 입력신호(IN)는 래치부(1)에서 로우상태로 반전되어 제어신호입력부(4)의 노아게이트(NOR1)와 낸드게이트(NAND1)에 입력됨과 동시에 이전데이터래치부(40)에서 반전되어 프리-세트궤환부(60)의 노아게이트(NOR4)와 낸드게이트(NAND3)에 입력된다.The input signal IN of the high state is inverted to the low state in the latch unit 1 and is inputted to the NOR gate NOR1 and the NAND gate NAND1 of the control signal input unit 4, and at the same time the previous data latch unit 40 Inverted and input to the NOR gate NOR4 and the NAND gate NAND3 of the pre-set feedback unit 60.

이때, 로우상태의 제어신호(ODE)는 상기한 바와 같이 제어신호입력부(4)의 노아게이트(NOR1)에 하이상태로 입력되고 낸드게이트(NAND1)에 로우상태로 입력됨에 따라 상기 노아게이트(NOR1)는 로우상태를, 낸드게이트(NAND1)는 하이상태를 출력하여 프리-리셀궤환부(60)의 출력신호와 조합된다.At this time, the control signal ODE in the low state is input to the NOR gate NOR1 of the control signal input unit 4 as high and the NOR1 NOR1 is input to the NAND gate NAND1 as low. ) Outputs a low state, and the NAND gate NAND1 outputs a high state, and is combined with the output signal of the pre-recell feedback unit 60.

이 프리-리셀궤환부(60)의 동작은 상기한 바와 같이, 이전데이터래치부(40)로부터 유지된 하이상태의 입력신호(IN)와 제어신호감지부(50)의 출력을 노아게이트(NOR4)에서 노아조합하여 로우상태를 출력하고 이는 노아게이트(NOR2)에 공급되어 상기 제어신호입력부(4)의 노아게이트(NOR1)의 로우상태의 출력과 조합되어 하이상태를 출력하게 됨에 따라 최종적으로 출력부(5)의 인버터(I4)(I5)를 통하여 피모스 트랜지스터(MP3)의 게이트에 공급되어 이 피모스 트랜지스터(MP3)는 턴오프된다.As described above, the operation of the pre-recell feedback unit 60, as described above, outputs the high state input signal IN held from the previous data latch unit 40 and the output of the control signal detection unit 50 to the NOR gate NOR4. And outputs a low state by combining the NOR with the output of the low state of the NOR gate NOR1 of the control signal input unit 4 and finally outputs the high state. The PMOS transistor MP3 is turned off by being supplied to the gate of the PMOS transistor MP3 through the inverters I4 and I5 of the unit 5.

또한, 상기 유지된 하이상태의 입력신호(IN)는 낸드게이트(NAND3)의 일측으로 입력되고 제어신호감지부(50)의 로우상태의 출력은 인버터(I14)를 통하여 반전되어 낸드게이트(NAND3)로 입력되어 이 낸드게이트(NAND3)의 출력은 로우상태로 되며 다시 낸드게이트(NAND2)에서 상기 낸드게이트(NAND1)의 하이상태의 출력과 조합되어 하이상태를 출력하게 됨에 따라 최종적으로 출력부(5)의 인버터(I6)(I7)를 통하여 엔모스 트랜지스터(MN3)의 게이트에 공급되어 이 엔모스 트랜지스터(MN3)는 턴온된다.In addition, the maintained high state input signal IN is input to one side of the NAND gate NAND3, and the output of the low state of the control signal detecting unit 50 is inverted through the inverter I14 to invert the NAND gate NAND3. The output of the NAND gate NAND3 goes low and the NAND gate NAND2 outputs a high state in combination with the high state output of the NAND gate NAND1. Is supplied to the gate of the NMOS transistor MN3 through the inverters I6 and I7 of the NMOS transistor MN3, and the NMOS transistor MN3 is turned on.

따라서 출력부(5)의 최종 출력은 접지전압(Vss)으로 되어 제3도의 (d)에 도시한 바와 같이 출력단(OUT)의 출력레벨이 하이상태에서 로우상태로 급격하게 떨어지게 된다.Therefore, the final output of the output unit 5 becomes the ground voltage Vss so that the output level of the output terminal OUT drops rapidly from the high state to the low state as shown in (d) of FIG.

이와는 반대로 구간(T4)와 같이 입력신호(IN)가 로우상태이고 제어신호(ODE)가 하이에서 로우상태로 변할때는 로우상태에서 하이상태로 급격하게 상승하게 된다.On the contrary, when the input signal IN is in the low state and the control signal ODE is changed from the high state to the low state as in the section T4, the state rises rapidly from the low state to the high state.

이상에서 상세히 설명한 바와 같이, 본 발명은 제어신호가 로우상태로 전환될 때, 즉 삼상태가 될 때 이 삼상태가 시작되는 시점에서 출력단의 출력레벨을 짧은 기간동안 접지전위로 만들어 줌으로써, 프리-리셀 기법을 이용하여 출력단의 천이시간을 줄여 안정된 삼상태를 만들어서 입력에 따른 출력의 빠른 응답을 얻을 수 있게 되어 빠른 엑세스 타임을 요구하는 디바이스에 적용할 수 있는 효과가 있으며 삼상태로 되는 기간이 짧은 경우에도 유용하게 사용할 수 있는 효과가 있다.As described in detail above, the present invention makes the output level of the output stage to the ground potential for a short period when the control signal is switched to the low state, that is, when the three states are started, the pre- By using the reselling technique, the transition time of the output stage is reduced to create a stable three-state resulting in a fast response of the output according to the input, which can be applied to a device requiring fast access time. Even if you have a useful effect.

또한 기존의 출력 버퍼용 트랜지스터를 그대로 이용하게 되어 레이아웃 면에서 효과적이다.In addition, it is effective in terms of layout by using the existing output buffer transistor as it is.

Claims (1)

입력신호를 반전시키는 피모스, 엔모스 트랜지스터와 인에이블신호에 따라 전원전압과 접지전압을 상기 모스 트랜지스터에 공급 또는 차단하는 인버터 및 피모스, 엔모스 트랜지스터로 이루어진 래치부와; 상기 래치부의 출력신호와 제어신호를 논리조합하는 제어신호입력부와; 상기 래치부와 같은 구조로 이루어져 상기 인에이블신호에 따라 상기 래치부의 출력을 반전함으로써 원래의 입력신호를 출력하는 역할을 하는 이전데이타 래치부와; 제어신호가 하이상태에서 로우상태로 변하는 시점을 포착하여 짧은 기간동안 펄스를 출력하는 제어신호 감지부와; 상기 제어신호감지부의 출력펄스와 상기 이전데이타 래치부의 출력을 조합하여 상기 제어신호입력부의 출력과 논리조합하는 프리-리셀궤환부와; 이 프리-리셀궤환부의 출력신호에 따라 전원전압을 외부로 출력 또는 차단하는 출력부로 구성하여 된 것을 특징으로 하는 삼상태 출력회로.A latch unit comprising a PMOS and NMOS transistor for inverting an input signal and an inverter for supplying or blocking a power supply voltage and a ground voltage to the MOS transistor in response to an enable signal; A control signal input unit for logically combining the output signal and the control signal of the latch unit; A previous data latch unit configured to have the same structure as the latch unit and outputting the original input signal by inverting the output of the latch unit according to the enable signal; A control signal detector for capturing a time point at which the control signal changes from a high state to a low state and outputting a pulse for a short period; A pre-cell feedback unit which combines the output pulse of the control signal detection unit and the output of the previous data latch unit and logically combines the output of the control signal input unit; And an output unit for outputting or interrupting the power supply voltage externally in accordance with the output signal of the pre-recell feedback unit.
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