KR100236064B1 - Data buffer - Google Patents

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Abstract

본 발명은 출력 데이터(Dout)단의 드라이빙 능력을 개선하여 출력 데이터(Dout)의 출력레벨(VOH) 특성을 좋게 함으로써 저전압에서 출력 데이터(Dout)의 속도를 빠르게 하는 데이터 출력버퍼를 제공하는데 그 목적이 있다.The present invention provides a data output buffer that speeds up the output data Dout at low voltage by improving the driving capability of the output data Dout to improve the output level V OH characteristics of the output data Dout. There is a purpose.

이와 같은 목적을 달성하기 위한 본 발명의 데이터 출력버퍼는 데이터와 데이터 인에이블 신호를 논리곱 연산하여 일정시간 지연시킨 뒤 제1풀업신호를 출력하는 제1풀업트랜지스터부; 반전 데이터와 데이터 인에이블 신호를 논리곱 연산하여 일정시간 지연시킨 뒤 제1풀다운 신호를 출력하는 제1풀다운트랜지스터부; 상기 제1풀업트랜지스터부 및 제1풀다운트랜지스터부에서 출력되는 제 1풀업 및 제1풀다운 신호에 의해 최종적으로 데이터를 출력하는 출력부; 전원단에 드레인이 연결되고 접지단에 소오스가 연결되면서 직렬로 연결된 제1, 2, 3, 4, 5 M0S 트랜지스터와, 외부의 반전 인에이블 신호를 반전시키어 제1MOS 트랜지스터의 게이트에 인에이블 신호를 출력하는 인버터와, 상기 제4MOS 트랜지스터의 소오스를 통해 출력되는 인에이블 신호 및 반전 인에이블 신호를 논리합 연산하여 출력하는 NOR 게이트로 구성되어 전원전압이 기준전압 이상인가 이하인가를 검출하여 출력하는 전원전압 검출부와; 상기 데이터와 데이터 인에이블 신호 및 전원전압 검출부의 신호를 논리곱 연산하여 일정시간 지연시긴 뒤 제2풀업신호를 출력하는 제2풀업트랜지스터부; 반전 데이터와 데이터 인에이블 신호 및 전원전압 검출부의 신호를 논리곱 연산하여 일정시간 지연시킨 뒤 제2풀다운 신호를 출력하는 제2 풀다운트랜지스터부; 상기 제2풀업트랜지스터부 및 제2풀다운트랜지스터부에서 출력되는 제2풀업 및 제2풀다운 신호에 의해 보상 데이터를 상기 출력부에 출력되는 보상 출력부를 포함하여 구성됨에 그 특징이 있다.The data output buffer of the present invention for achieving the above object comprises: a first pull-up transistor unit for outputting a first pull-up signal after delaying a predetermined time by performing an AND operation on the data and the data enable signal; A first pull-down transistor unit configured to perform an AND operation on the inverted data and the data enable signal to delay a predetermined time and then output a first pull-down signal; An output unit for finally outputting data by first pull-up and first pull-down signals output from the first pull-up transistor unit and the first pull-down transistor unit; A drain is connected to the power supply terminal and a source is connected to the ground terminal, and the enable signal is applied to the gate of the first MOS transistor by inverting the first, second, third, fourth, and fifth M0S transistors connected in series and an external inversion enable signal. An output inverter and a NOR gate for performing an OR operation on the enable signal and the invert enable signal outputted through the source of the fourth MOS transistor, and outputting a power supply voltage that detects whether the power supply voltage is greater than or equal to the reference voltage and outputs the output voltage. A detector; A second pull-up transistor unit for performing a logical AND operation on the data, a data enable signal, and a signal of a power supply voltage detector, delaying a predetermined time, and outputting a second pull-up signal; A second pull-down transistor unit configured to perform an AND operation on the inverted data, the data enable signal, and a signal of the power supply voltage detector, delay the predetermined time, and output a second pull-down signal; And a compensation output unit configured to output compensation data to the output unit by the second pull-up and second pull-down signals output from the second pull-up transistor unit and the second pull-down transistor unit.

Description

데이터 출력버퍼Data output buffer

제1도는 종래의 데이터 출력버퍼의 회로도1 is a circuit diagram of a conventional data output buffer

제2도는 종래의 데이터 출력버퍼의 동작 타이밍도2 is an operation timing diagram of a conventional data output buffer.

제3도는 본 발명의 데이터 출력버퍼의 회로도3 is a circuit diagram of a data output buffer of the present invention.

제4도는 본 발명의 데이터 출력버퍼의 동작 타이밍도4 is an operation timing diagram of a data output buffer of the present invention.

제5도는 본 발명의 Vcc에 따른 Va의 특성곡선도5 is a characteristic curve of Va according to Vcc of the present invention

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

30 : 출력 보상부 31 : 제1풀업트랜지스터부30: output compensation unit 31: the first pull-up transistor unit

32 : 제1풀다운트랜지스터부 33 : 출력부32: first pull-down transistor unit 33: output unit

34 : 제2풀업트랜지스터부 35 : 제2풀다운트랜지스터부34: second pull-up transistor section 35: second pull-down transistor section

36 : 보상 출력부 37 : 전원전압 검출부36: compensation output unit 37: power supply voltage detection unit

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 저전압에서의 속도를 개선하기 위한 데이터 출력버퍼에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a data output buffer for improving the speed at low voltage of a semiconductor memory device.

일반적으로 버퍼는 데이터의 처리속도나 처리단위 또는 데이터 처리시간이 서로 다른 두 장치의 프로그램 사이에서 데이터를 주고 받기 위한 목적으로 사용되는 임시기억 장소라 하며 논리회로에서 신호의 전달을 잠시 지연시기는 역할을 하는 게이트이다.In general, a buffer is a temporary memory location used for the purpose of exchanging data between programs of two devices having different data processing speed, processing unit, or data processing time, and delays signal transmission in a logic circuit. It is a gate.

이하, 첨부된 도면을 참고하여 종래의 반도체 메모리 장치의 데이터 출력버퍼에 대하여 설명하면 다음과 같다.Hereinafter, a data output buffer of a conventional semiconductor memory device will be described with reference to the accompanying drawings.

제1도는 종래의 데이터 출력버퍼의 회로도이다.1 is a circuit diagram of a conventional data output buffer.

제1도에 도시한 바와 같이 데이터쌍(D,D)는 센스 증폭기(도면에 도시하지 않음)의 출력신호들이고, 데이터 인에이블 신호(DE)는 데이터쌍(D,D)의 출력을 인에이블 하기 위한 신호이다.As shown in FIG. 1, the data pairs D and D are output signals of a sense amplifier (not shown), and the data enable signal DE enables the outputs of the data pairs D and D. This is a signal to do.

데이터 출력버퍼(10)는 데이터(D)와 데이터 인에이블 신호(DE)를 논리곱 연산하여 일정시간 지연시킨 뒤 풀업(PU) 신호를 출력하는 제1풀업트랜지스터부(11)와, 반전 데이터(DB)와 데이터 인에이블 신호(DE)를 논리곱 연산하여 일정시간 지연시킨 뒤 풀다운(PD)신호를 출력하는 제 l 풀다운트랜지스터부(12)와, 상기 제1풀업트랜지스터부(11) 및 제1풀다운트랜지스터부(12)에서 출력되는 풀업/풀다운 신호에 의해 최종적으로 데이터를 출력하는 출력부(13)로 구성된다.The data output buffer 10 performs a logical AND operation on the data D and the data enable signal DE, delays a predetermined time, and then outputs a pull-up (PU) signal to the first pull-up transistor unit 11 and inverted data ( A first pull-down transistor unit 12 that outputs a pull-down signal after delaying a predetermined time by performing a logical AND operation on the DB) and the data enable signal DE, and the first pull-up transistor unit 11 and the first pull-up transistor unit 12; The output unit 13 finally outputs data by the pull-up / pull-down signal output from the pull-down transistor unit 12.

여기서, 제1풀업트랜지스터부(11)는 데이터(D)와 데이터 인에이블 신호(DE)를 논리곱 연산하여 출력하는 제1NAND 게이트(NAND1)와, 상기 제1NAND 게이트(NAND1)의 출력신호를 반전시키어 출력하는 제1인버터(INV1)로 구성되고, 제1 풀다운트랜지스터부(12)는 반전 데이터(DB)와 데이터 인에이블 신호(DE)를 논리곱 연산하여 출력하는 제2NAND 게이트(NAND2)와, 상기 제2NAND 게이트(NAND2)의 출력신호를 반전시키어 출력하는 제2인버터(INV2)로 구성된다.Here, the first pull-up transistor unit 11 inverts the output signal of the first NAND gate NAND1 and the first NAND gate NAND1 by performing a logical AND operation on the data D and the data enable signal DE. The first pull-down transistor unit 12 includes a second NAND gate NAND2 for performing a logical AND operation on the inverted data DB and the data enable signal DE, and outputs the first and second inverters INV1. The second inverter INV2 outputs the inverted output signal of the second NAND gate NAND2.

그리고 출력부(13)는 상기 제1인버터(INV1)에서 출력되는 신호를 풀업(Pull-Up : PU)신호로 하여 구동되는 제1풀업 N-모스트랜지스터(NPU1)와, 상기 제2인버터(INV2)에서 출력되는 신호를 풀다운(Pul1-Down : PD) 신호로 하여 구성되는 제1풀다운 N-모스트랜지스터(NPD1)로 구성되며, 상기 제 l 풀업 N-모스트랜지스터(NPU1)의 드레인은 전원전압(Vcc)에 연결되고, 상기 제1풀다운 N-모스트랜지스터(NPD1)의 소오스는 접지전위(Vss)에 연결되어, 상기 제1풀업 N-모스트랜지스터(NPU1)의 소오스와 상기 제1풀다운 N-모스트랜지스터(NPD1)의 드레인은 공통으로 출력단(Dout)에 연결된다.The output unit 13 includes a first pull-up N-most transistor NPU1 driven by a signal output from the first inverter INV1 as a pull-up (PU) signal, and the second inverter (INV2). ) Is configured as a first pull-down N-most transistor (NPD1) configured by using the signal output from the pull-down signal (Pul1-Down: PD), and the drain of the first pull-up N-most transistor (NPU1) is a power supply voltage ( Vcc), a source of the first pull-down N-most transistor NPD1 is connected to a ground potential Vss, and a source of the first pull-up N-most transistor NPU1 and the first pull-down N-MOS. The drain of the transistor NPD1 is commonly connected to the output terminal Dout.

이와 같이 구성된 종래의 데이터 출력버퍼의 동작은 다음과 같다.The operation of the conventional data output buffer configured as described above is as follows.

제2도는 제1도에 도시한 회로의 동작을 서술하기 위한 동작 타이밍(Timming )도이다.FIG. 2 is an operation timing diagram for describing the operation of the circuit shown in FIG.

먼저, 데이터 인에이블 신호(DE)가 하이(High)인 상태에서 데이터(D)가 로우(Low)에서 하이로 바뀌게 되고, 더불어 제1풀업 N-모스트랜지스터(NPU1)가 온(ON)되어 부유상태(Hi-Z)의 출력 데이터(Dout)를 하이로 만든다.First, when the data enable signal DE is high, the data D is changed from low to high, and the first pull-up N-most transistor NPU1 is turned on to float. The output data Dout of the state Hi-Z is made high.

이 상태에서 데이터(D)가 하이에서 로우로 반전되면 제1풀업 N-모스트랜지스터(NPU1)는 오프(Off)가 되어 출력 데이터(Dout)는 부유상태(Hi-Z)가 된다.In this state, when the data D is inverted from high to low, the first pull-up N-most transistor NPU1 is turned off and the output data Dout becomes a floating state Hi-Z.

또한, 데이터 인에이블 신호(DE)가 하이인 상태에서 반전 데이터(DB)가 하이에서 로우로 바뀌게 되면, 제1풀다운트랜지스터부(12)의 출력이 로우가 되므로 제1풀다운 N-모스트랜지스터(NPD1)는 오프가 되어 출력 데이터(Dout)는 다시 부유상태(Hi-Z)가 된다.In addition, when the inversion data DB changes from high to low while the data enable signal DE is high, the output of the first pull-down transistor unit 12 becomes low, so that the first pull-down N-most transistor NPD1 ) Is turned off, and the output data Dout becomes a floating state Hi-Z again.

그러나 이와 같은 종래의 데이터 출력버퍼에 있어서는 다음과 같은 문제점이 있었다.However, such a conventional data output buffer has the following problems.

즉, 전원전압(Vcc)이 일정레벨(Level) 이하로 떨어지게 되면 출력 데이터(Dout)의 출력레벨(VOH)이 낮아지므로 출력버퍼의 동작속도가 느려진다.That is, when the power supply voltage Vcc falls below a predetermined level, the output level V OH of the output data Dout is lowered, and thus the operation speed of the output buffer becomes slow.

본 발명은 이와 같은 문제점을 해결하기 위해 안출한 것으로, 출력 데이터(Dout)단의 드라이빙(Driving) 능력을 개선하여 출력 데이터(Dout)의 출력레벨(VOH)특성을 좋게 함으로써 저전압에서 출력 데이터(Dout)의 속도를 빠르게 하는 데이터 출력버퍼를 제공하는데 그 목적이 있다.The present invention has been made to solve such a problem, and improves the driving ability of the output data (Dout) stage to improve the output level (V OH ) characteristics of the output data (Dout) output data at low voltage ( Its purpose is to provide a data output buffer that speeds up Dout).

이와 같은 목적을 달성하기 위한 본 발명의 데이터 출력버퍼는 데이터와 데이터 인에이블 신호를 논리곱 연산하여 일정시간 지연시긴 뒤 제1풀업신호를 출력하는 제1풀업트랜지스터부; 반전 데이터와 데이터 인에이블 신호를 논리곱 연산하여 일정시간 지연시킨 뒤 제1풀다운 신호를 출력하는 제1풀다운트랜지스터부; 상기 제1풀업트랜지스터부 및 제1풀다운트랜지스터부에서 출력되는 제1풀업 및 제1풀다운 신호에 의해 최종적으로 데이터를 출력하는 출력부; 전원단에 드레인이 연결되고 접지단에 소오스가 연결되면서 직렬로 연결된 제 1,2,3,4,5MOS 트랜지스터와, 외부의 반전 인에이블 신호를 반전시키어 제1MOS 트랜지스터의 게이트에 인에이블 신호를 출력하는 인버터와, 상기 제4MOS 트랜지스터의 소오스를 통해 출력되는 인에이블 신호 및 반전 인에이블 신호를 논리합 연산하여 출력하는 NOR 게이트로 구성되어 전원전압이 기준전압 이상인가 이하인가를 검출하여 출력하는 전원전압 검출부와; 상기 데이터와 데이터 인에이블 신호 및 전원전압 검출부의 신호를 논리곱 연산하여 일정시간 지연시킨 뒤 제2풀업신호를 출력하는 제2풀업트랜지스터부; 반전 데이터와 데이터 인에이블 신호 및 전원전압 검출부의 신호를 논리곱 연산하여 일정시간 지연시킨 뒤 제2풀다운 신호를 출력하는 제2 풀다운트랜지스터부; 상기 제2풀업트랜지스터부 및 제2풀다운트랜지스터부에서 출력되는 제2풀업 및 제2풀다운 신호에 의해 보상 데이터를 상기 출력부에 출력되는 보상 출력부를 포함하여 구성됨에 그 특징이 있다.A data output buffer of the present invention for achieving the above object comprises a first pull-up transistor unit for outputting a first pull-up signal after a predetermined time delay by performing a logical product of the data and the data enable signal; A first pull-down transistor unit configured to perform an AND operation on the inverted data and the data enable signal to delay a predetermined time and then output a first pull-down signal; An output unit for finally outputting data by first pull-up and first pull-down signals output from the first pull-up transistor unit and the first pull-down transistor unit; A drain is connected to the power supply terminal and a source is connected to the ground terminal, and the enable signal is output to the gate of the first MOS transistor by inverting the first, second, third, fourth, and fifth MOS transistors connected in series and an external inversion enable signal. And a NOR gate configured to perform an OR operation on the enable signal and the invert enable signal output through the source of the fourth MOS transistor, and output the logic voltage of the NOR gate. Wow; A second pull-up transistor unit configured to perform an AND operation on the data, the data enable signal, and a signal of a power supply voltage detector, delay a predetermined time, and output a second pull-up signal; A second pull-down transistor unit configured to perform an AND operation on the inverted data, the data enable signal, and a signal of the power supply voltage detector, delay the predetermined time, and output a second pull-down signal; And a compensation output unit configured to output compensation data to the output unit by the second pull-up and second pull-down signals output from the second pull-up transistor unit and the second pull-down transistor unit.

상기와 같은 본 발명의 데이터 출력버퍼를 첨부된 도면을 참고하여 보다 상세히 설명하면 다음과 같다.Referring to the data output buffer of the present invention as described above in more detail with reference to the accompanying drawings as follows.

제3도는 본 발명의 데이터 출력버퍼 회로구성도이다.3 is a block diagram of a data output buffer circuit of the present invention.

본 발명의 데이터 출력버퍼는 데이터(D)와 데이터 인에이블 신호(DE)를 논리곱 연산하여 일정시간 지연시킨 뒤 제1풀업신호(PU1)를 출력하는 제1풀업트랜지스터부(31)와, 반전 데이터(DB)와 데이터 인에이블 신호(DE)를 논리곱 연산하여 일정시간 지연시킨 뒤 제1풀다운 신호(PD1)를 출력하는 제1풀다운트랜지스터부(32)와, 상기 제1풀업트랜지스터부(31) 및 제1풀다운트랜지스터부(32)에서 출력되는 제1풀업, 제1풀다운 신호(PU1)(PD1)에 의해 최종적으로 데이터를 출력하는 출력부(33)와, 전원전압(Vcc)이 기준전압 이상인가 이하인가를 검출하여 출력하는 전원전압 검출부(37) 및 데이터(D), 데이터 인에이블 신호(DE), 반전 데이터(DB)의 신호를 논리 연산하여 상기 전원전압(Vcc)이 일정레벨 이하이면 상기 출력부(33)의 출력 데이터를 보상해 주는 출력 보상부(30)로 구성된다.The data output buffer according to the present invention performs a logical AND operation on the data D and the data enable signal DE, delays a predetermined time, and then inverts the first pull-up transistor unit 31 that outputs the first pull-up signal PU1. A first pull-down transistor unit 32 that outputs a first pull-down signal PD1 after a predetermined time delay by performing a logical AND operation on the data DB and the data enable signal DE, and the first pull-up transistor unit 31. ) And an output unit 33 for finally outputting data by the first pull-up and first pull-down signals PU1 and PD1 output from the first pull-down transistor unit 32, and the power supply voltage Vcc is a reference voltage. The power supply voltage detection unit 37 that detects and outputs an abnormality or less and outputs the data D, the data enable signal DE, and the inverted data DB. If it is composed of an output compensation unit 30 for compensating the output data of the output unit 33 All.

여기서, 제1풀업트랜지스터부(31) 및 제1풀다운트랜지스터부(32)와 출력부(33)의 구성은 종래와 같고, 출력 보상부(30)는 데이터(D), 데이터 인에이블 신호(DE) 및 전원전압 검출부(37)의 출력신호를 논리곱 연산하여 일정시간 지연시킨뒤 제2풀업신호(PU2)를 출력하는 제2풀업트랜지스터부(34)와, 반전 데이터(DB), 데이터 인에이블 신호(DE) 및 전원전압 검출부(37)의 출력신호를 논리곱 연산하여 일정시간 지연시킨 뒤 제2풀다운 신호(PD2)를 출력하는 제2풀다운트랜지스터부(35)와, 상기 제2풀업트랜지스터(34) 및 제2풀다운트랜지스터부(35)의 출력신호에 따라 상기 전원전압(Vcc)이 일정레벨 이하로 떨어지면 상기 출력부(33)의 출력 데이터(Dout)를 보상해 주는 보상 출력부(36)로 구성된다.Here, the configuration of the first pull-up transistor unit 31, the first pull-down transistor unit 32 and the output unit 33 is the same as in the prior art, the output compensation unit 30 is the data (D), the data enable signal DE ) And a second pull-up transistor unit 34 that outputs a second pull-up signal PU2 after delaying a predetermined time by performing an AND operation on the output signal of the power supply voltage detector 37, the inversion data DB, and the data enable A second pull-down transistor (35) for outputting a second pull-down signal (PD2) after a predetermined time delay by performing an AND operation on the output signal of the signal (DE) and the power supply voltage detector (37), and the second pull-up transistor ( 34) and a compensation output unit 36 for compensating the output data Dout of the output unit 33 when the power supply voltage Vcc falls below a predetermined level according to the output signal of the second pull-down transistor unit 35. It consists of.

이와 같이 구성된 본 출력 보상부(30)에서 각부의 상세한 구성은 다음과 같다.The detailed configuration of each part in the output compensator 30 configured as described above is as follows.

즉, 제2풀업트랜지스터부(34)는 데이터(D)와 데이터 인에이블 신호(DE) 및 전원전압 검출부(37)의 출력신호를 논리곱 연산하여 출력하는 제3NAND 게이트(NAND3)와, 상기 제3NAND 게이트(NAND3)의 출력신호를 반전시키어 출력하는 제 3인버터(INV3)로 구성되고, 제2풀다운트랜지스터부(35)는 반전 데이터(DB)와 데이터 인에이블 신호(DE) 및 전원전압 검출부(37)의 출력신호를 논리곱 연산하여 출력하는 제4NAND 게이트(NAND4)와, 상기 제4NAND 게이트(NAND4)의 출력신호를 반전시키어 출력하는 제4인버터(INV4)로 구성된다.That is, the second pull-up transistor unit 34 includes a third NAND gate NAND3 for performing an AND operation on the data D, the data enable signal DE, and the output signal of the power supply voltage detector 37, and the third pull-up transistor 34; And a third inverter INV3 for inverting and outputting the output signal of the 3NAND gate NAND3, and the second pull-down transistor unit 35 includes inverted data DB, a data enable signal DE, and a power supply voltage detector. And a fourth NAND gate NAND4 for performing an AND operation on the output signal of 37) and a fourth inverter INV4 for inverting and outputting the output signal of the fourth NAND gate NAND4.

그리고 보상 출력부(36)는 출력 데이터(Dout)를 하이로 구동해 주는 제2풀업 N-모스트랜지스터(NPU2)와, 상기 출력 데이터(Dout)를 로우로 구동해 주는 제 2풀다운 N-모스트랜지스터(NPU2)로 구성되어 제2풀업 N-모스트랜지스터(NPU2)의드레인은 전원전압(Vcc)에 연결되고, 제2풀다운 N-모스트랜지스터(NPD2)의 소오스는 접지전위(Vss)에 연결되며, 상기 제2풀업 N-모스트랜지스터(NPU2)의 소오스와 제2풀다운 N-모스트랜지스터(NPD2)의 드레인은 공통으로 출력 데이터(Dout)에 연결된다.The compensation output unit 36 includes a second pull-up N-most transistor NPU2 for driving the output data Dout high, and a second pull-down N-most transistor for driving the output data Dout low. (NPU2), the drain of the second pull-up N-most transistor (NPU2) is connected to the power supply voltage (Vcc), the source of the second pull-down N-most transistor (NPD2) is connected to the ground potential (Vss), The source of the second pull-up N-most transistor NPU2 and the drain of the second pull-down N-most transistor NPD2 are commonly connected to the output data Dout.

한편, 전원전압 검출부(37)는 전원전압(Vcc)과 직렬로 연결된 제1, 제2, 제3, 제4, 제5N-모스트랜지스터(N1)(N2)(N3)(N4)(N5)와, 반전 인에이블 신호(ENLB) 신호를 반전시켜 상기 제1N-모스트랜지스터(N1)의 게이트에 인가하는 제5인버터(INV5)와, 상기 제1, 제2, 제3, 제4N-모스트랜지스터(N1)(N2)(N3)(N4)를 통해 전원전압을 연결하고 상기 반전 인에이블 신호(ENLB)를 입력으로 하여 논리합 연산하여 출력 보상부(30)로 출력하는 NOR 게이트(NOR1)로 구성된다.On the other hand, the power supply voltage detector 37 includes first, second, third, fourth, and fifth N-most transistors N1, N2, N3, N4, and N5 connected in series with the power supply voltage Vcc. And a fifth inverter INV5 for inverting the inversion enable signal ENLB signal and applying the inverted enable signal ENLB to the gate of the first N-mode transistor N1, and the first, second, third, and fourth N-MOS transistors. The NOR gate NOR1 connects the power supply voltage through the N1, N2, N3, and N4 and outputs to the output compensation unit 30 by performing an OR operation by inputting the inverted enable signal ENLB. do.

이때, 제1N-모스트랜지스터(N1)의 드레인은 전원전압(Vcc)에 연결되고, 제5 N-모스트랜지스터(N5)의 소오스는 접지전위(Vss)에 연결되며, 상기 제2, 제3N-모스트랜지스터(N2)(N3)는 저항역할을 한다.In this case, the drain of the first N-most transistor N1 is connected to the power supply voltage Vcc, the source of the fifth N-most transistor N5 is connected to the ground potential Vss, and the second, third N- Most transistors N2 and N3 act as resistances.

그리고 전원전압 검출부(37)에서 전원전압(Vcc)이 기준전압(Vref)과 같을 때 a점의 전위(Va)는 제5N-모스트랜지스터(N5)의 문턱전압(VT)이 되도록 구성한다.When the power supply voltage Vcc is equal to the reference voltage Vref in the power supply voltage detector 37, the potential Va at the point a is configured to be the threshold voltage V T of the fifth N-mode transistor N5.

Vcc =Vref Va = VT Vcc = Vref Va = V T

이와 같이 구성되는 본 발명의 데이터 출력버퍼의 동작은 다음과 같다.The operation of the data output buffer of the present invention configured as described above is as follows.

제4도는 제3도에 도시한 회로의 동작을 서술하기 위한 동작 타이밍도이다(Vcc<Vref).FIG. 4 is an operation timing diagram for describing the operation of the circuit shown in FIG. 3 (Vcc <Vref).

먼저, 전원전압(Vcc)이 기준전압(Vref) 보다 낮을 경우(Vcc<Vref) 데이터 인에이블 신호(DE)가 하이인 상태에서 전원전압 검출부(37)의 반전 데이터 인에이블 신호(ENLB)가 로우가 되어 제1N-모스트랜지스터(N1)는 온 상태가 되고, 상기 전원전압 검출부(37)의 a점에서의 전압(Va)이 문턱전압(VT)보다 낮게 되어(Va<VT) NOR 게이트(NOR1)의 입력되는 두 입력신호는 로우가 된다.First, when the power supply voltage Vcc is lower than the reference voltage Vref (Vcc <Vref), the inversion data enable signal ENLB of the power supply voltage detector 37 is low when the data enable signal DE is high. The first N-most transistor N1 is turned on, and the voltage Va at the point a of the power supply voltage detector 37 is lower than the threshold voltage V T (Va <V T ). The two input signals of (NOR1) go low.

그러므로 상기 NOR 게이트(NOR1)의 출력은 하이가 되어 출력 보상부(30)는 데이터(D), 반전 데이터(DB) 및 데이터 인에이블 신호(DE)의 조합에 의해 동작하게 된다.Therefore, the output of the NOR gate NOR1 becomes high so that the output compensator 30 is operated by the combination of the data D, the inverted data DB, and the data enable signal DE.

즉, 전원전압(Vcc)이 기준전압(Vref) 보다 낮을 경우(Vcc<Vref) 데이터 인에이블 신호(DE)가 하이인 상태에서 데이터(D)가 로우에서 하이로 바뀌면 제1NAND게이트, 제3NAND 게이트(NAND1)(NAND3)의 출력은 로우가 되고, 제1, 제3인버터(INV1)(INV3)의 출력을 통해 제1, 제2풀업 N-모스트랜지스터(NPU1)(NPU2)가 온 상태가 되어 출력 데이터(Dout)는 하이가 된다.That is, when the power supply voltage Vcc is lower than the reference voltage Vref (Vcc <Vref) and the data D is changed from low to high while the data enable signal DE is high, the first NAND gate and the third NAND gate are The outputs of NAND1 and NAND3 go low, and the first and second pull-up N-most transistors NPU1 and NPU2 are turned on through the outputs of the first and third inverters INV1 and INV3. The output data Dout goes high.

이 상태에서 데이터(D)가 하이에서 로우로 바뀌면 출력 데이터(Dout)는 부유상태(Hi-Z)가 된다.In this state, when the data D changes from high to low, the output data Dout becomes the floating state Hi-Z.

또한, 상기 전원전압(Vcc)이 기준전압(Vref) 보다 작을 경우(Vcc<Vref) 데이터 인에이블 신호(DE)가 하이인 상태에서 반전 데이터(DB)가 하이가 되면 제2, 제4NAND 게이트(NAND2)(NAND4)의 출력은 로우가 되고, 제2, 제4인버터(INV2)(INV4)의 출력을 통해 제1, 제2풀다운 N-모스트랜지스터(NPD1)(NPD2)가 온 상태가 되어 출력 데이터(Dout)는 로우가 된다.Further, when the power supply voltage Vcc is smaller than the reference voltage Vref (Vcc <Vref) and the inversion data DB becomes high while the data enable signal DE is high, the second and fourth NAND gates ( The outputs of NAND2) and NAND4 go low, and the first and second pull-down N-most transistors NPD1 and NPD2 are turned on through the outputs of the second and fourth inverters INV2 and INV4. Data Dout goes low.

한편, 반전 데이터 인에이블 신호(ENLB)가 하이인 경우 전원전압 검출부(37)의 제1N-모스트랜지스터(N1)는 오프가 되고, NOR 게이트(NOR1)의 한쪽 입력이 하이가 되어, 상기 NOR 게이트(NOR1)의 출력은 로우가 되므로 출력 보상부(30)는 데이터(D)와 반전 데이터(DB) 및 데이터 인에이블 신호(DE)에 관계없이 동작하지 않게 된다.On the other hand, when the inversion data enable signal ENLB is high, the first N-most transistor N1 of the power supply voltage detector 37 is turned off, and one input of the NOR gate NOR1 is made high, so that the NOR gate is turned on. Since the output of NOR1 is low, the output compensator 30 does not operate regardless of the data D, the inverted data DB, and the data enable signal DE.

그런데 전원 전압(Vcc)이 기준전압(Vref) 보다 높은 경우 전원전압 검출부(37)의 a점에서의 전압(Va)이 문턱전압(VT) 보다 높게 된다.However, the voltage (Va) at a point when the power supply voltage (Vcc) is higher than the reference voltage (Vref), the power supply voltage detection unit 37 is higher than the threshold voltage (V T).

이 경우 전원전압 검출부(37)의 반전 데이터 인에이블 신호(ENLB)가 로우상태에서 제 1N-모스트랜지스터(N1)가 온 상태가 되더라도 NOR 게이트(NOR1)의 출력은 로우가 되어 출력은 로우가 되어 출력 보상부(30)의 제3, 제4NAND 게이트(NAND3)(NAND4)의 출력이 하이가 된다.In this case, even when the inversion data enable signal ENLB of the power supply voltage detector 37 is turned low and the first N-most transistor N1 is turned on, the output of the NOR gate NOR1 becomes low and the output becomes low. The outputs of the third and fourth NAND gates NAND3 and NAND4 of the output compensator 30 become high.

그러므로 출력 데이터(Dout)의 구동트랜지스터 제2풀업, 풀다운 N-모스트랜지스터(NPU2)(NPD2)는 데이터(D)와 반전 데이터(DB) 및 데이터 인에이블 신호(DE)에 관계없이 오프되어 종래 기술의 동작과 동일하게 된다.Therefore, the driving transistor second pull-up and pull-down N-mode transistor NPU2 NPD2 of the output data Dout are turned off regardless of the data D, the inverted data DB, and the data enable signal DE. Will be the same as

제5도는 전원전압(Vcc)에 따른 Va점에서의 전압(Va)의 특성 곡선도이다.5 is a characteristic curve diagram of the voltage Va at the Va point according to the power supply voltage Vcc.

이상에서 설명한 바와 같이, 본 발명의 데이터 출력버퍼에 있어서는 다음과 같은 효과가 있다.As described above, the data output buffer of the present invention has the following effects.

즉, 전원전압 (Vcc)이 일정레벨 이하로 저하되더라도 출력 데이터(Dout)의 드라이빙 능력을 출력 보상부로 개선하여 출력 데이터(Dout)의 출력레벨을 좋게 함으로써 저전압에서 출력 데이터(Dout)의 속도를 향상시킬 수 있다.That is, even if the power supply voltage Vcc falls below a certain level, the driving capability of the output data Dout is improved by the output compensator to improve the output level of the output data Dout, thereby improving the speed of the output data Dout at low voltage. You can.

Claims (6)

데이터와 데이터 인에이블 신호를 논리곱 연산하여 일정시간 지연시킨 뒤 제1풀업신호를 출력하는 제1풀업트랜지스터부; 반전 데이터와 데이터 인에이블 신호를 논리곱 연산하여 일정시간 지연시킨 뒤 제1풀다운 신호를 출력하는제1풀다운트랜지스터부; 상기 제1풀업트랜지스터부 및 제1풀다운트랜지스터부에서 출력되는 제1풀업 및 제1풀다운 신호에 의해 최종적으로 데이터를 출력하는 출력부; 전원단에 드레인이 연결되고 접지단에 소오스가 연결되면서 직렬로 연결된 제1, 2, 3, 4, 5 MOS 트랜지스터와, 외부의 반전 인에이블 신호를 반전시키어 제1MOS 트랜지스터의 게이트에 인에이블 신호를 출력하는 인버터와 상기 제4MOS트랜지스터의 소오스를 통해 출력되는 인에이블 신호 및 반전 인에이블 신호를 논리합 연산하여 출력하는 NOR 게이트로 구성되어 전원전압이 기준전압 이상인가 이하인가를 검출하여 출력하는 전원전압 검출부와; 상기 데이터와 데이터 인에이블 신호 및 전원전압 검출부의 신호를 논리곱 연산하여 일정시간 지연시킨 뒤 제2풀업신호를 출력하는 제2풀다운트랜지스터부; 상기 제2풀업트랜지스터부 및 제2풀다운트랜지스터부에서 출력되는 제2풀업 및 제2풀다운 신호에 의해 보상 테이터를 상기 출력부에 출력되는 보상 출력부를 포함하여 구성됨을 특징으로 하는 데이터 출력버퍼.A first pull-up transistor unit configured to perform an AND operation on the data and the data enable signal to delay a predetermined time, and then output a first pull-up signal; A first pull-down transistor unit configured to perform an AND operation on the inverted data and the data enable signal to delay a predetermined time and then output a first pull-down signal; An output unit for finally outputting data by first pull-up and first pull-down signals output from the first pull-up transistor unit and the first pull-down transistor unit; A drain is connected to the power supply terminal and a source is connected to the ground terminal, and the enable signal is applied to the gate of the first MOS transistor by inverting the first, second, third, fourth, and fifth MOS transistors connected in series, and an external inversion enable signal. A power supply voltage detector which detects whether the power supply voltage is greater than or equal to the reference voltage and outputs the logic signal including an NOR gate that performs an OR operation on the enable signal and the invert enable signal outputted through the source of the fourth MOS transistor. Wow; A second pull-down transistor unit configured to perform an AND operation on the data, a data enable signal, and a signal of a power supply voltage detector, delay a predetermined time, and output a second pull-up signal; And a compensation output unit configured to output compensation data to the output unit by the second pull-up and second pull-down signals output from the second pull-up transistor unit and the second pull-down transistor unit. 제1항에 있어서, 상기 제2풀업트랜지스터부는 데이터와 데이터 인에이블 신호 및 전원 검출부의 출력신호를 논리곱 연산하여 출력하는 NAND 게이트와, 상기 NAND 게이트의 출력을 반전시키어 출력하는 인버터로 구성되는 것을 특징으로 하는 데이터 출력버퍼.The NAND gate of claim 1, wherein the second pull-up transistor unit includes a NAND gate for performing an AND operation on the data, the data enable signal, and an output signal of the power detector, and an inverter for inverting and outputting the output of the NAND gate. Characteristic data output buffer. 제1항에 있어서, 상기 제2풀다운트랜지스터부는 반전 데이터와 데이터 인에이블 신호 및 전원전압 검출부의 출력신호를 논리곱 연산하여 출력하는 NAND 게이트와, 상기 NAND 게이트의 출력을 반전시키어 출력하는 인버터로 구성되는 것을 특징으로 하는 데이터 출력버퍼.The NAND gate of claim 1, wherein the second pull-down transistor unit includes a NAND gate that performs an AND operation on the inverted data, the data enable signal, and an output signal of the power supply voltage detector, and an inverter that inverts and outputs the output of the NAND gate. Data output buffer, characterized in that the. 제1항에 있어서, 상기 보상 출력부는 출력 데이터를 하이로 구동해 주는 제2풀업 N-모스트랜지스터와, 상기 출력 데이터를 로우로 구동해주는 제2풀다운 N-모스트랜지스터로 구성되는 것을 특징으로 하는 데이터 출력버퍼.2. The data of claim 1, wherein the compensation output unit comprises a second pull-up N-most transistor driving the output data high, and a second pull-down N-most transistor driving the output data low. Output buffer. 제1항에 있어서, 상기 제2, 제3, 제4, 제5-모스트랜지스터는 소오스와 게이트가 서로 연결됨을 특징으로하는 데이터 출력버퍼.The data output buffer of claim 1, wherein a source and a gate of the second, third, fourth, and fifth-most transistors are connected to each other. 제1항에 있어서, 상기 제5N-모스트랜지스터는 전원전압이 기준레벨에 상응하는 문턱전압을 갖는 것을 특징으로 하는 데이터 출력버퍼.The data output buffer of claim 1, wherein the fifth N-mode transistor has a threshold voltage at which a power supply voltage corresponds to a reference level.
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