JP3639050B2

JP3639050B2 - Input circuit and semiconductor device

Info

Publication number: JP3639050B2
Application number: JP17946296A
Authority: JP
Inventors: 繁樹河合
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1996-07-09
Filing date: 1996-07-09
Publication date: 2005-04-13
Anticipated expiration: 2016-07-09
Also published as: JPH1028040A

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置等に搭載される入力回路に関するものである。
近年の半導体記憶装置は、大容量多ビット化がますます進み、これにともなって出力回路の同時スイッチング動作時の電源ノイズが非常に大きくなってきている。又、この電源ノイズにより、入力回路の誤動作が発生してきている。そこで、このような半導体記憶装置では、電源ノイズによる影響を低減し、さらに、誤動作を防ぐ入力回路が要求されている。
【０００２】
【従来の技術】
従来の半導体記憶装置の入力回路には、電源ノイズによる誤動作を防止する対策として、図９に示すように、フィードバック回路が設けられている。
【０００３】
前記入力回路は、前記半導体記憶装置の入力パッド１と、ＰチャネルＭＯＳトランジスタＴｒ１とＮチャネルＭＯＳトランジスタＴｒ２からなるＣＭＯＳインバータ回路と、次段のインバータ回路２と、フィードバック回路を構成するＰチャネルＭＯＳトランジスタＴｒ３とから構成されている。
【０００４】
前記パッド１は、前記トランジスタＴｒ１，Ｔｒ２のゲートに接続されている。前記トランジスタＴｒ１のソースは電源Ｖｃｃに接続され、前記トランジスタＴｒ２のソースはグランドＧＮＤに接続されている。前記トランジスタＴｒ１，Ｔｒ２のドレインは互いに接続されており、ノードＮ１となる。
【０００５】
前記ノードＮ１は前記インバータ回路２の入力端子に接続され、同インバータ回路２の出力端子は前記トランジスタＴｒ３のゲートに接続されている。又、前記トランジスタＴｒ３のソースは電源Ｖｃｃに接続され、ドレインは前記インバータ回路２の入力端子に接続され、フィードバック回路を形成している。
【０００６】
上記のように構成された入力回路において、前記パッド１を介してＨレベルの入力信号ＩＮがトランジスタＴｒ１，Ｔｒ２のゲートに入力されると、前記トランジスタＴｒ１がオフされるとともに、前記トランジスタＴｒ２がオンされ、ノードＮ１はグランドＧＮＤレベル、すなわち、Ｌレベルとなる。前記パッド１を介してＬレベルの入力信号ＩＮがトランジスタＴｒ１，Ｔｒ２のゲートに入力されると、前記トランジスタＴｒ１がオンされるとともに、トランジスタＴｒ２がオフされ、前記ノードＮ１は電源Ｖｃｃレベル、すなわち、Ｈレベルとなる。
【０００７】
前記ノードＮ１がＨレベルのとき、前記インバータ回路２からはＬレベルが出力され、前記トランジスタＴｒ３はオンされる。このとき、前記トランジスタＴｒ３のドレインは電源Ｖｃｃレベル、すなわち、Ｈレベルとなり、前記インバータ回路２に出力される。又、前記インバータ回路２は内部回路にＬレベルの信号を出力する。
【０００８】
上記入力回路は、Ｌレベルの入力信号ＩＮが入力されている時、多数の出力回路が同時にＨレベルの信号を出力して電源Ｖｃｃの電圧が瞬間的に低下しても、トランジスタＴｒ１，Ｔｒ３が並列に動作しているためノードＮ１の瞬間的な電圧低下が抑制される。
【０００９】
従って、この入力回路は、電源ノイズの影響を低減することができる。
【００１０】
【発明が解決しようとする課題】
しかしながら、従来の入力回路では、入力信号ＩＮがＬレベルからＨレベルに移行する時に、トランジスタＴｒ３がオンされているため、トランジスタＴｒ３のドレイン電流がトランジスタＴｒ２の負荷となってノードＮ１のＬレベルへの速やかな移行が阻害され、入力信号ＩＮの立ち上がりに対する感度が低下する。
【００１１】
従って、動作速度の低下を招くとともに、その動作速度の低下により内部回路で誤動作が発生する恐れがある。
本発明は上記問題点を解消するためになされたものであって、その目的は前記電源ノイズの影響を低減しながら、動作速度の低下を防止し得る入力回路を提供することにある。
【００１２】
【課題を解決するための手段】
図１は本発明の原理説明図である。すなわち、直列に接続された２段のインバータ回路の前段１４に入力信号ＩＮが入力され、次段のインバータ回路２から内部回路に前記入力信号ＩＮが出力される。前記次段のインバータ回路２の入出力端子間には、該次段のインバータ回路２の出力信号ＯＵＴに基づいて動作して、該次段のインバータ回路２の入出力レベルを相補レベルに維持するフィードバック回路１５が備えられる。前記入力信号ＩＮの切り替わりに基づく前記前段のインバータ回路１４の反転動作時には、制御信号φに基づいて前記フィードバック回路１５への電源Ｖ１の供給を遮断して、該フィードバック回路１５の動作を停止させるスイッチ回路１６が備えられる。
【００１３】
請求項２では、前記フィードバック回路は、前記次段のインバータ回路の出力信号がゲートに入力されるとともに、そのドレインが該次段のインバータ回路の入力端子に接続されるＰチャネルＭＯＳトランジスタで構成され、前記スイッチ回路は、前記ＰチャネルＭＯＳトランジスタのソースと高電位側電源との間に介在され、そのゲートに前記制御信号が入力されるＰチャネルＭＯＳトランジスタで構成される。
【００１４】
請求項３では、前記フィードバック回路は、前記次段のインバータ回路の出力信号がゲートに入力されるとともに、そのドレインが該次段のインバータ回路の入力端子に接続されるＮチャネルＭＯＳトランジスタで構成され、前記スイッチ回路は、前記ＮチャネルＭＯＳトランジスタのソースと低電位側電源との間に介在され、そのゲートに前記制御信号が入力されるＮチャネルＭＯＳトランジスタで構成される。
【００１５】
請求項４では、前記フィードバック回路は、前記次段のインバータ回路の出力信号がゲートに入力されるとともに、そのドレインが該次段のインバータ回路の入力端子に接続されるＰチャネルＭＯＳトランジスタと、前記次段のインバータ回路の出力信号がゲートに入力されるとともに、そのドレインが該次段のインバータ回路の入力端子に接続されるＮチャネルＭＯＳトランジスタとで構成され、前記スイッチ回路は、前記ＰチャネルＭＯＳトランジスタのソースと高電位側電源との間に介在され、そのゲートに前記制御信号が入力されるＰチャネルＭＯＳトランジスタと、前記ＮチャネルＭＯＳトランジスタのソースと低電位側電源との間に介在され、そのゲートに前記制御信号が入力されるＮチャネルＭＯＳトランジスタで構成される。前記スイッチ回路を構成するＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタは、前記制御信号に基づいて、前記入力信号の切り替わり後に直ちにオンされる。
請求項５では、直列に接続された２段のインバータ回路の前段に入力パッドから入力信号が入力され、次段のインバータ回路から内部回路に前記入力信号を出力し、前記次段のインバータ回路の入出力端子間には、該次段のインバータ回路の出力信号に基づいて動作して、該次段のインバータ回路の入出力レベルを相補レベルに維持するフィードバック回路を備えた入力回路と、前記入力信号に基づいて出力トランジスタを駆動する出力制御回路とを備えた半導体装置であって、前記フィードバック回路への電源供給を制御するスイッチ回路と、前記出力制御回路の出力信号に基づいて、前記フィードバック回路へ所定時間に限り電源を供給する制御信号を前記スイッチ回路に出力する活性化パルス発生回路とを備えて構成される。
請求項６では、前記入力パッドからの制御信号である入力信号は、内部回路を動作させて前記データ信号及びＬｏｗ−Ｚ信号を生成するとともに、前記次段の出力制御回路を動作させて出力パッドにデータの出力を行う、もしくは出力パッドをハイインピーダンス制御する信号である。
（作用）
請求項１に記載の発明によれば、入力信号の切り替わりに基づく前段のインバータ回路の反転動作時にはスイッチ回路の動作によりフィードバック回路への電源の供給が遮断される。
【００１６】
請求項２に記載の発明によれば、入力信号がＬレベルとなったとき、フィードバック回路及びスイッチ回路を構成するＰチャネルＭＯＳトランジスタがオンされる。入力信号が切り替わるときにはスイッチ回路を構成するＰチャネルＭＯＳトランジスタがオフされる。
【００１７】
請求項３に記載の発明によれば、入力信号がＨレベルとなったとき、フィードバック回路及びスイッチ回路を構成するＮチャネルＭＯＳトランジスタがオンされる。入力信号が切り替わるときにはスイッチ回路を構成するＮチャネルＭＯＳトランジスタがオフされる。
【００１８】
請求項４に記載の発明によれば、入力信号の切り替わり時には各スイッチ回路がオフされて、各フィードバック回路が不活性化される。各スイッチ回路は入力信号の切り替わり後に直ちにオンされて、各フィードバック回路が活性化され、入力信号に含まれるノイズによる影響が低減される。
請求項５に記載の発明によれば、入力信号の切り替わりに基づく前段のインバータ回路の反転動作時にはフィードバック回路への電源の供給が遮断される。
請求項６に記載の発明によれば、入力信号により内部回路からデータ信号及びＬｏｗ−Ｚ信号が生成される。また、出力制御回路が動作され出力パッドにデータの出力、もしくは出力パッドのハイインピーダンス制御が行われる。
【００１９】
【発明の実施の形態】
（第１の実施の形態）
図２は本発明を半導体記憶装置の入力回路に具体化した第１の実施の形態を示す。入力パッド１に入力される入力信号ＩＮは、ＰチャネルＭＯＳトランジスタＴｒ１及びＮチャネルＭＯＳトランジスタＴｒ２のゲートに入力される。
【００２０】
前記トランジスタＴｒ１のソースは電源Ｖｃｃに接続され、前記トランジスタＴｒ２のソースはグランドＧＮＤに接続されている。前記トランジスタＴｒ１，Ｔｒ２のドレインは互いに接続されており、ノードＮ１となる。
【００２１】
前記ノードＮ１はインバータ回路２の入力端子に接続され、同インバータ回路２の出力端子はＰチャネルＭＯＳトランジスタＴｒ３のゲートに接続されている。
【００２２】
前記トランジスタＴｒ３のソースはＰチャネルＭＯＳトランジスタＴｒ４を介して電源Ｖｃｃに接続され、同トランジスタＴｒ３のドレインは前記インバータ回路２の入力端子に接続され、フィードバック回路を形成している。
【００２３】
出力制御回路３はこの半導体記憶装置の出力回路を制御するものであり、活性化パルス発生回路４に接続され、同活性化パルス発生回路４の出力信号φ０は前記トランジスタＴｒ４のゲートに入力されている。
【００２４】
前記インバータ回路２の出力信号ＯＵＴがＬレベルとなり、前記活性化パルス発生回路４の出力信号φ０がＬレベルとなって、トランジスタＴｒ３，Ｔｒ４が共にオンされたとき、フィードバック回路が活性化される。
【００２５】
前記インバータ回路２の出力信号ＯＵＴは内部回路に出力される。
前記活性化パルス発生回路４の具体的構成を図３に示す。前記出力制御回路３はＬレベルの出力制御信号ＯＥバーに基づいて活性化され、内部回路から出力されるデータＲＤに基づいて、相補制御信号Ｐｕ，Ｐｄを出力する。前記出力制御回路３の不活性時には前記制御信号Ｐｕ，Ｐｄは共にＬレベルなる。
【００２６】
前記制御信号Ｐｕはプルアップ側の出力トランジスタＴｒ５のゲートに出力され、前記制御信号Ｐｄはプルダウン側の出力トランジスタＴｒ６のゲートに出力される。前記出力トランジスタＴｒ５，Ｔｒ６はＮチャネルＭＯＳトランジスタで構成される。
【００２７】
前記トランジスタＴｒ５，Ｔｒ６の接続点は出力パッドＤＱＰに接続されている。
前記制御信号ＰｕがＨレベル、前記制御信号ＰｄがＬレベルとなると、前記トランジスタＴｒ５はオンされるとともに前記トランジスタＴｒ６はオフされ、前記パッドＤＱＰからＨレベルの出力データが出力される。又、前記制御信号ＰｕがＬレベル、前記制御信号ＰｄがＨレベルとなると、前記トランジスタＴｒ６はオンされるとともに前記トランジスタＴｒ５はオフされ、前記パッドＤＱＰからＬレベルの出力データが出力される。
【００２８】
前記制御信号Ｐｕ，Ｐｄが共にＬレベルとなると、トランジスタＴｒ５，Ｔｒ６は共にオフされて、パッドＤＱＰはハイインピーダンスとなる。
前記信号Ｐｕ，Ｐｄは前記活性化パルス発生回路４を構成するＮＯＲ回路５に入力される。前記ＮＯＲ回路５の出力信号はＮＯＲ回路６の一方の入力端子に入力されるとともに、３段のインバータ回路８を介して他方の入力端子に入力される。前記インバータ回路８の接続点は容量Ｃを介してグランドＧＮＤに接続され、このインバータ回路８と容量Ｃとで遅延回路が構成される。
【００２９】
さらに、前記ＮＯＲ回路６の出力信号はインバータ回路７を介して前記出力信号φ０として出力される。
このように構成された前記活性化パルス発生回路４は前記制御信号Ｐｕ，Ｐｄが共にＬレベルの状態からその一方がＨレベルとなるとき、前記遅延回路の遅延時間に相当するパルス幅でＬレベルとなる出力信号φ０を出力する。
【００３０】
又、トランジスタＴｒ５，Ｔｒ６は十分な負荷駆動能力を確保するために、そのサイズが大きく設定されている。このため、図４に示すように、制御信号Ｐｕ，Ｐｄに基づく出力データＤＱの出力に先立って、出力信号φ０がＬレベルに立ち下がる。
【００３１】
上記のように構成された半導体記憶装置の動作を図４に従って説明する。
この半導体記憶装置では、制御信号ＲＡＳバー、ＣＡＳバー、ＯＥバーがＬレベル、ＷＥバーがＨレベルとなると、読み出しモードが設定される。読み出しモードではアドレス信号に基づいて選択された記憶セルからセル情報が読み出され、そのセル情報に基づいて出力制御回路３から出力される制御信号Ｐｕ，Ｐｄは相補信号となる。すると、前記活性化パルス発生回路４の出力信号φ０は出力データＤＱの出力に先立ってＬレベルとなり、図２に示す入力回路ではトランジスタＴｒ３，Ｔｒ４がオンされる。
【００３２】
前記入力回路のパッド１に例えばＬレベルの制御信号ＲＡＳバーが入力されている状態で多数の出力回路からＨレベルの出力信号が同時に出力されて、電源Ｖｃｃの電圧レベルが一時的に低下しても、ノードＮ１には電源ＶｃｃからトランジスタＴｒ１及びトランジスタＴｒ３，Ｔｒ４を介して電流が供給されているので、実質的にトランジスタＴｒ１のサイズが増大されたことになり、電源Ｖｃｃの低下にともなうノードＮ１の低下を抑制することができる。
【００３３】
又、制御信号ＲＡＳバーがＨレベルに復帰するとき、すでに、前記活性化パルス発生回路４の出力信号φ０は一定時間を経過してＨレベルとなっており、トランジスタＴｒ４はオフされている。
【００３４】
よって、ノードＮ１にはトランジスタＴｒ３，Ｔｒ４を介して電流が供給されることはない。従って、トランジスタＴｒ３，Ｔｒ４がトランジスタＴｒ２の負荷となることはないので、ノードＮ１は速やかにＬレベルへ移行する。
【００３５】
つまり、入力信号ＩＮのＬレベルからＨレベルへの移行に対する動作速度を向上させ、内部回路の誤動作を防止することができる。
図５は、前記活性化パルス発生回路４と前記出力制御回路３の構成を別の構成にした一具体例の回路図である。この活性化パルス発生回路１０は前記出力制御回路３の前段の出力制御回路９からの信号に基づいて動作する。
【００３６】
前記出力制御回路９は前記出力制御回路３にデータ信号Ｄを出力している。一方、前記出力制御回路９は前記出力制御回路３にＬｏｗ−Ｚ信号ＬＺを出力している。
【００３７】
前記信号ＬＺは活性化パルス発生回路１０を構成するＮＡＮＤ回路１１の一方の入力端子に入力されるとともに、３段のインバータ回路８を介して他方の入力端子に入力される。
【００３８】
前記インバータ回路８の接続点は容量Ｃを介してグランドＧＮＤに接続され、このインバータ回路８と容量Ｃとで遅延回路が構成される。
前記ＮＡＮＤ回路１１の出力信号は前記出力信号φ０として出力される。
【００３９】
このように構成された前記活性化パルス発生回路１０では前記信号ＬＺがＬレベルの状態からＨレベルとなるとき、前記遅延回路の遅延時間に相当するパルス幅でＬレベルとなる出力信号φ０を出力する。
【００４０】
よって、前述した第１の実施の形態の効果と同様の効果を得ることができる。（第２の実施の形態）
図６は、本発明を具体化した入力回路の第２の実施の形態を示す。この実施の形態は前記第１の実施の形態の電源Ｖｃｃ側のフィードバック回路をグランドＧＮＤ側に設けたもので、同様の符号を付した構成部分については同様の動作をするものとし、説明を省略する。
【００４１】
前記トランジスタＴｒ１，Ｔｒ２のドレインは互いに接続されており、ノードＮ２となる。前記ノードＮ２はインバータ回路２の入力端子に接続され、同インバータ回路２の出力端子はＮチャネルＭＯＳトランジスタＴｒ７のゲートに接続されている。
【００４２】
前記トランジスタＴｒ７のソースはＮチャネルＭＯＳトランジスタＴｒ８を介してグランドＧＮＤに接続され、同トランジスタＴｒ７のドレインは前記インバータ回路２の入力端子に接続され、フィードバック回路を形成している。
【００４３】
又、活性化パルス発生回路１１は図示しない出力制御回路の出力信号に基づいて制御され、同活性化パルス発生回路１１の出力信号φ１は前記トランジスタＴｒ８のゲートに入力されている。
【００４４】
前記インバータ回路２の出力信号ＯＵＴがＨレベルとなり、前記活性化パルス発生回路１１の出力信号φ１がＨレベルとなって、トランジスタＴｒ７，Ｔｒ８が共にオンされたとき、フィードバック回路が活性化される。
【００４５】
前記活性化パルス発生回路１１は例えば読み出しモード時の制御信号ＷＥバーのようにＨレベルの入力信号ＩＮがこの入力回路に入力されているとき、前記第１の実施の形態と同様の思想で出力データＤＱの出力に先立って出力信号φ１はＨレベルに立ち上がる。
【００４６】
すなわち、Ｌレベルの出力データＤＱが多数の出力回路から同時に出力されて、グランドＧＮＤレベルが一時的に上昇してもノードＮ２からトランジスタＴｒ２及びトランジスタＴｒ７，Ｔｒ８を介してグランドＧＮＤに電流が流れるので、実質的にトランジスタＴｒ２のサイズが増大されたことになり、ノードＮ２は速やかにＬレベルに移行する。
【００４７】
又、入力信号ＩＮがＨレベルからＬレベルに移行するとき、すでに、前記活性化パルス発生回路１１の出力信号φ１は一定時間を経過してＬレベルとなっており、前記トランジスタＴｒ８はオフされている。
【００４８】
よって、トランジスタＴｒ７，Ｔｒ８がトランジスタＴｒ１の負荷となることはなく、ノードＮ２は速やかにＨレベルに移行する。
つまり、入力信号ＩＮのＨレベルからＬレベルへの移行に対する動作速度の感度を向上し、内部回路の誤動作を防止することができる。
（第３の実施の形態）
図７は、本発明を具体化した入力回路の第３の実施の形態を示す。この実施の形態の入力回路は前記第１の実施の形態と前記第２の実施の形態におけるフィードバック回路を両方とも設けたもので、同様の符号を付した構成部分については同様の動作をするものとし、説明を省略する。
【００４９】
図７の入力回路において、活性化パルス発生回路１２は入力信号ＩＮのＬレベルへの移行にともなって一定時間Ｌレベルとなる出力信号φ２を出力するものとする。又、活性化パルス発生回路１３は入力波形ＩＮのＨレベルへの移行にともなって一定時間Ｈレベルとなる出力信号φ３を出力するものとする。
【００５０】
上記入力回路の動作を図８に従って説明する。
入力信号ＩＮがＨレベルからＬレベルに移行するとき、入力信号を供給する外部回路の負荷駆動能力が高すぎると、パッド１に実際に入力される入力信号ＩＮｒにはオーバーシュートに続いてアンダーシュートＶａが発生する。又、入力信号ＩＮがＬレベルからＨレベルに移行するとき、実際に入力される入力信号ＩＮｒにはオーバーシュートに続いてアンダーシュートＶｂが発生する。
【００５１】
前記オーバーシュートＶａが発生する前に前記フィードバック回路活性時間φ２が前記トランジスタＴｒ４をオンさせて、該フィードバック回路を活性化させることにより、前記アンダーシュートＶａによるノードＮ３の電位の変化を抑えることができる。
【００５２】
前記アンダーシュートＶｂが発生する前に前記フィードバック回路活性時間φ３が前記トランジスタＴｒ８をオンさせて、該フィードバック回路を活性化させることにより、前記アンダーシュートＶｂによるノードＮ３の電位の変化を抑えることができる。
【００５３】
よって、この入力回路では前記第１及び第２の実施の形態の作用効果に加えて、入力波形のオーバーシュートに続くアンダーシュートＶａ，Ｖｂによる誤動作を防ぎ理想的な入力信号ＩＮに基づく動作と同等な動作となる。
【００５４】
尚、本発明は、上記実施の形態に限定されるものではなく以下のように実施してもよい。
（１）前記活性化パルス発生回路４，９は出力信号ＤＱが出力されるとき、トランジスタＴｒ４をオンさせることができれば、その構成はどのように構成してもよい。
【００５５】
（２）前記活性化パルス発生回路１１は出力信号ＤＱが出力されるとき、トランジスタＴｒ８をオンさせることができれば、その構成はどのように構成してもよい。
【００５６】
（３）前記活性化パルス発生回路１２，１３は入力信号ＩＮが移行した後、前記アンダーシュートＶａ，Ｖｂが発生する前に前記出力信号φ２，φ３を出力できれば、その構成はどのように構成してもよい。
【００５７】
【発明の効果】
以上詳述したように、この発明は電源ノイズの影響を低減しながら、動作速度の低下を防止し得る入力回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の原理説明図。
【図２】第１の実施の形態を示す回路図。
【図３】活性化パルス発生回路の具体的構成を示す回路図。
【図４】第１の実施の形態の動作を示すタイミング波形図。
【図５】活性化パルス発生回路の別例を示す回路図。
【図６】第２の実施の形態を示す回路図。
【図７】第３の実施の形態を示す回路図。
【図８】第３の実施の形態の動作を示すタイミング波形図。
【図９】従来例を示す回路図。
【符号の説明】
２次段のインバータ回路
１４前段のインバータ回路
１５フィードバック回路
１６スイッチ回路
ＩＮ入力信号
ＯＵＴ出力信号
Ｖ１電源
φ 制御信号[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an input circuit mounted on a semiconductor memory device or the like.
In recent years, semiconductor memory devices have become increasingly large-capacity and multi-bit, and accordingly, power supply noise at the time of simultaneous switching operation of the output circuit has become very large. In addition, this power supply noise has caused the input circuit to malfunction. Therefore, such a semiconductor memory device is required to have an input circuit that reduces the influence of power supply noise and prevents malfunction.
[0002]
[Prior art]
As shown in FIG. 9, the input circuit of the conventional semiconductor memory device is provided with a feedback circuit as a countermeasure for preventing malfunction caused by power supply noise.
[0003]
The input circuit includes an input pad 1 of the semiconductor memory device, a CMOS inverter circuit composed of a P-channel MOS transistor Tr1 and an N-channel MOS transistor Tr2, a next-stage inverter circuit 2, and a P-channel MOS transistor constituting a feedback circuit Tr3.
[0004]
The pad 1 is connected to the gates of the transistors Tr1 and Tr2. The source of the transistor Tr1 is connected to the power supply Vcc, and the source of the transistor Tr2 is connected to the ground GND. The drains of the transistors Tr1 and Tr2 are connected to each other and become a node N1.
[0005]
The node N1 is connected to the input terminal of the inverter circuit 2, and the output terminal of the inverter circuit 2 is connected to the gate of the transistor Tr3. The source of the transistor Tr3 is connected to the power supply Vcc, and the drain is connected to the input terminal of the inverter circuit 2 to form a feedback circuit.
[0006]
In the input circuit configured as described above, when an H level input signal IN is input to the gates of the transistors Tr1 and Tr2 via the pad 1, the transistor Tr1 is turned off and the transistor Tr2 is turned on. Then, the node N1 becomes the ground GND level, that is, the L level. When an L level input signal IN is input to the gates of the transistors Tr1 and Tr2 via the pad 1, the transistor Tr1 is turned on and the transistor Tr2 is turned off. The node N1 is at the power supply Vcc level, that is, Becomes H level.
[0007]
When the node N1 is at H level, the inverter circuit 2 outputs L level, and the transistor Tr3 is turned on. At this time, the drain of the transistor Tr3 becomes the power supply Vcc level, that is, the H level, and is output to the inverter circuit 2. The inverter circuit 2 outputs an L level signal to the internal circuit.
[0008]
In the above input circuit, when an L level input signal IN is input, even if a number of output circuits simultaneously output an H level signal and the voltage of the power supply Vcc drops instantaneously, the transistors Tr1 and Tr3 Since they operate in parallel, an instantaneous voltage drop at the node N1 is suppressed.
[0009]
Therefore, this input circuit can reduce the influence of power supply noise.
[0010]
[Problems to be solved by the invention]
However, in the conventional input circuit, since the transistor Tr3 is turned on when the input signal IN shifts from the L level to the H level, the drain current of the transistor Tr3 becomes the load of the transistor Tr2 and goes to the L level of the node N1. Of the input signal IN decreases, and the sensitivity to the rising edge of the input signal IN decreases.
[0011]
Therefore, the operating speed is lowered, and the malfunction may occur in the internal circuit due to the lowered operating speed.
The present invention has been made to solve the above problems, and an object of the present invention is to provide an input circuit capable of preventing a decrease in operating speed while reducing the influence of the power supply noise.
[0012]
[Means for Solving the Problems]
FIG. 1 is a diagram illustrating the principle of the present invention. That is, the input signal IN is input to the front stage 14 of the two-stage inverter circuit connected in series, and the input signal IN is output from the next-stage inverter circuit 2 to the internal circuit. Between the input / output terminals of the inverter circuit 2 of the next stage, the operation is performed based on the output signal OUT of the inverter circuit 2 of the next stage, and the input / output level of the inverter circuit 2 of the next stage is maintained at a complementary level. A feedback circuit 15 is provided. A switch for stopping the operation of the feedback circuit 15 by interrupting the supply of the power supply V1 to the feedback circuit 15 based on the control signal φ during the inverting operation of the inverter circuit 14 in the previous stage based on the switching of the input signal IN. A circuit 16 is provided.
[0013]
According to a second aspect of the present invention, the feedback circuit includes a P-channel MOS transistor in which an output signal of the next-stage inverter circuit is input to a gate and a drain thereof is connected to an input terminal of the next-stage inverter circuit. The switch circuit is formed of a P-channel MOS transistor that is interposed between the source of the P-channel MOS transistor and the high-potential-side power supply, and that receives the control signal at its gate.
[0014]
According to another aspect of the present invention, the feedback circuit includes an N-channel MOS transistor in which an output signal of the next-stage inverter circuit is input to a gate and a drain thereof is connected to an input terminal of the next-stage inverter circuit. The switch circuit is composed of an N-channel MOS transistor that is interposed between the source of the N-channel MOS transistor and a low-potential-side power supply and that receives the control signal at its gate.
[0015]
According to a fourth aspect of the present invention, the feedback circuit includes a P-channel MOS transistor in which an output signal of the next-stage inverter circuit is input to a gate and a drain connected to an input terminal of the next-stage inverter circuit; The output signal of the inverter circuit at the next stage is input to the gate, and the drain thereof is composed of an N channel MOS transistor connected to the input terminal of the inverter circuit at the next stage. Interposed between the source of the transistor and the high-potential-side power supply, the P-channel MOS transistor to which the control signal is input to the gate, and the source of the N-channel MOS transistor and the low-potential-side power supply, Consists of an N-channel MOS transistor whose gate receives the control signal The P-channel MOS transistor and the N-channel MOS transistor constituting the switch circuit are turned on immediately after the input signal is switched based on the control signal.
According to a fifth aspect of the present invention, an input signal is input from the input pad to the front stage of the two-stage inverter circuit connected in series, the input signal is output from the next-stage inverter circuit to the internal circuit, and the next-stage inverter circuit An input circuit having a feedback circuit that operates based on an output signal of the next-stage inverter circuit between the input-output terminals and maintains an input / output level of the next-stage inverter circuit at a complementary level; and the input A semiconductor device comprising an output control circuit that drives an output transistor based on a signal, the switch circuit controlling power supply to the feedback circuit, and the feedback circuit based on an output signal of the output control circuit And an activation pulse generating circuit for outputting a control signal for supplying power to the switch circuit only for a predetermined time.
7. The input signal, which is a control signal from the input pad, operates an internal circuit to generate the data signal and Low-Z signal, and operates the next-stage output control circuit to output the output pad. This is a signal for outputting data or controlling the output pad with high impedance.
(Function)
According to the first aspect of the present invention, the power supply to the feedback circuit is interrupted by the operation of the switch circuit during the inverting operation of the inverter circuit at the previous stage based on the switching of the input signal.
[0016]
According to the second aspect of the present invention, when the input signal becomes L level, the P-channel MOS transistors that constitute the feedback circuit and the switch circuit are turned on. When the input signal is switched, the P-channel MOS transistor constituting the switch circuit is turned off.
[0017]
According to the third aspect of the present invention, when the input signal becomes H level, the N channel MOS transistors constituting the feedback circuit and the switch circuit are turned on. When the input signal is switched, the N-channel MOS transistor constituting the switch circuit is turned off.
[0018]
According to the fourth aspect of the present invention, when the input signal is switched, each switch circuit is turned off and each feedback circuit is inactivated. Each switch circuit is turned on immediately after the input signal is switched, and each feedback circuit is activated, thereby reducing the influence of noise included in the input signal.
According to the fifth aspect of the present invention, the power supply to the feedback circuit is cut off during the inverting operation of the inverter circuit in the previous stage based on the switching of the input signal.
According to the sixth aspect of the present invention, the data signal and the Low-Z signal are generated from the internal circuit by the input signal. Further, the output control circuit is operated to output data to the output pad or to perform high impedance control of the output pad.
[0019]
DETAILED DESCRIPTION OF THE INVENTION
(First embodiment)
FIG. 2 shows a first embodiment in which the present invention is embodied in an input circuit of a semiconductor memory device. The input signal IN input to the input pad 1 is input to the gates of the P channel MOS transistor Tr1 and the N channel MOS transistor Tr2.
[0020]
The source of the transistor Tr1 is connected to the power supply Vcc, and the source of the transistor Tr2 is connected to the ground GND. The drains of the transistors Tr1 and Tr2 are connected to each other and become a node N1.
[0021]
The node N1 is connected to the input terminal of the inverter circuit 2, and the output terminal of the inverter circuit 2 is connected to the gate of the P-channel MOS transistor Tr3.
[0022]
The source of the transistor Tr3 is connected to the power source Vcc via the P-channel MOS transistor Tr4, and the drain of the transistor Tr3 is connected to the input terminal of the inverter circuit 2 to form a feedback circuit.
[0023]
The output control circuit 3 controls the output circuit of the semiconductor memory device, and is connected to the activation pulse generation circuit 4, and the output signal φ0 of the activation pulse generation circuit 4 is input to the gate of the transistor Tr4. Yes.
[0024]
When the output signal OUT of the inverter circuit 2 becomes L level, the output signal φ0 of the activation pulse generation circuit 4 becomes L level, and both the transistors Tr3 and Tr4 are turned on, the feedback circuit is activated.
[0025]
The output signal OUT of the inverter circuit 2 is output to an internal circuit.
A specific configuration of the activation pulse generating circuit 4 is shown in FIG. The output control circuit 3 is activated based on the L level output control signal OE bar, and outputs complementary control signals Pu and Pd based on the data RD output from the internal circuit. When the output control circuit 3 is inactive, the control signals Pu and Pd are both at L level.
[0026]
The control signal Pu is output to the gate of the pull-up side output transistor Tr5, and the control signal Pd is output to the gate of the pull-down side output transistor Tr6. The output transistors Tr5 and Tr6 are N channel MOS transistors.
[0027]
The connection point of the transistors Tr5 and Tr6 is connected to the output pad DQP.
When the control signal Pu is at the H level and the control signal Pd is at the L level, the transistor Tr5 is turned on and the transistor Tr6 is turned off, and H level output data is output from the pad DQP. When the control signal Pu becomes L level and the control signal Pd becomes H level, the transistor Tr6 is turned on and the transistor Tr5 is turned off, and output data of L level is output from the pad DQP.
[0028]
When the control signals Pu and Pd are both at L level, the transistors Tr5 and Tr6 are both turned off and the pad DQP becomes high impedance.
The signals Pu and Pd are input to a NOR circuit 5 that constitutes the activation pulse generation circuit 4. The output signal of the NOR circuit 5 is input to one input terminal of the NOR circuit 6 and input to the other input terminal via the three-stage inverter circuit 8. The connection point of the inverter circuit 8 is connected to the ground GND via a capacitor C, and the inverter circuit 8 and the capacitor C constitute a delay circuit.
[0029]
Further, the output signal of the NOR circuit 6 is output as the output signal φ0 through the inverter circuit 7.
The activation pulse generating circuit 4 configured in this way has an L level with a pulse width corresponding to the delay time of the delay circuit when the control signals Pu and Pd are both at the L level from the L level. The output signal φ0 is output.
[0030]
Further, the transistors Tr5 and Tr6 are set large in size in order to ensure sufficient load driving capability. Therefore, as shown in FIG. 4, prior to the output of output data DQ based on control signals Pu and Pd, output signal φ0 falls to the L level.
[0031]
The operation of the semiconductor memory device configured as described above will be described with reference to FIG.
In this semiconductor memory device, the read mode is set when the control signals RAS bar, CAS bar and OE bar are at L level and WE bar is at H level. In the read mode, cell information is read from the memory cell selected based on the address signal, and the control signals Pu and Pd output from the output control circuit 3 based on the cell information are complementary signals. Then, the output signal φ0 of the activation pulse generating circuit 4 becomes L level prior to the output of the output data DQ, and the transistors Tr3 and Tr4 are turned on in the input circuit shown in FIG.
[0032]
For example, when an L level control signal RAS bar is input to the pad 1 of the input circuit, an H level output signal is simultaneously output from a number of output circuits, and the voltage level of the power supply Vcc is temporarily reduced. However, since the current is supplied to the node N1 from the power supply Vcc via the transistor Tr1 and the transistors Tr3 and Tr4, the size of the transistor Tr1 is substantially increased, and the node N1 accompanying the decrease of the power supply Vcc Can be suppressed.
[0033]
Further, when the control signal RAS bar returns to the H level, the output signal φ0 of the activation pulse generating circuit 4 is already at the H level after a predetermined time, and the transistor Tr4 is turned off.
[0034]
Therefore, no current is supplied to the node N1 via the transistors Tr3 and Tr4. Accordingly, since the transistors Tr3 and Tr4 do not become a load on the transistor Tr2, the node N1 quickly shifts to the L level.
[0035]
That is, the operation speed with respect to the transition of the input signal IN from the L level to the H level can be improved, and the malfunction of the internal circuit can be prevented.
FIG. 5 is a circuit diagram of a specific example in which the activation pulse generation circuit 4 and the output control circuit 3 have different configurations. The activation pulse generation circuit 10 operates based on a signal from the output control circuit 9 in the previous stage of the output control circuit 3.
[0036]
The output control circuit 9 outputs a data signal D to the output control circuit 3. On the other hand, the output control circuit 9 outputs a Low-Z signal LZ to the output control circuit 3.
[0037]
The signal LZ is input to one input terminal of the NAND circuit 11 constituting the activation pulse generating circuit 10 and input to the other input terminal via the three-stage inverter circuit 8.
[0038]
The connection point of the inverter circuit 8 is connected to the ground GND via a capacitor C, and the inverter circuit 8 and the capacitor C constitute a delay circuit.
The output signal of the NAND circuit 11 is output as the output signal φ0.
[0039]
The activation pulse generation circuit 10 configured as described above outputs an output signal φ0 which is L level with a pulse width corresponding to the delay time of the delay circuit when the signal LZ changes from L level to H level. To do.
[0040]
Therefore, the same effect as the effect of the first embodiment described above can be obtained. (Second Embodiment)
FIG. 6 shows a second embodiment of an input circuit embodying the present invention. In this embodiment, the feedback circuit on the power supply Vcc side of the first embodiment is provided on the ground GND side, and the components denoted by the same reference numerals are operated in the same manner, and the description is omitted. To do.
[0041]
The drains of the transistors Tr1 and Tr2 are connected to each other and become a node N2. The node N2 is connected to the input terminal of the inverter circuit 2, and the output terminal of the inverter circuit 2 is connected to the gate of the N-channel MOS transistor Tr7.
[0042]
The source of the transistor Tr7 is connected to the ground GND via the N-channel MOS transistor Tr8, and the drain of the transistor Tr7 is connected to the input terminal of the inverter circuit 2 to form a feedback circuit.
[0043]
The activation pulse generation circuit 11 is controlled based on an output signal of an output control circuit (not shown), and an output signal φ1 of the activation pulse generation circuit 11 is input to the gate of the transistor Tr8.
[0044]
When the output signal OUT of the inverter circuit 2 becomes H level, the output signal φ1 of the activation pulse generation circuit 11 becomes H level, and both the transistors Tr7 and Tr8 are turned on, the feedback circuit is activated.
[0045]
The activation pulse generation circuit 11 outputs the same idea as in the first embodiment when an input signal IN of H level is input to this input circuit, for example, the control signal WE bar in the read mode. Prior to the output of data DQ, output signal φ1 rises to the H level.
[0046]
That is, even when the L level output data DQ is simultaneously output from a number of output circuits and the ground GND level temporarily rises, current flows from the node N2 to the ground GND via the transistors Tr2 and Tr7, Tr8. As a result, the size of the transistor Tr2 is substantially increased, and the node N2 quickly shifts to the L level.
[0047]
Further, when the input signal IN shifts from the H level to the L level, the output signal φ1 of the activation pulse generation circuit 11 has already been at the L level after a predetermined time, and the transistor Tr8 is turned off. Yes.
[0048]
Therefore, the transistors Tr7 and Tr8 do not become a load on the transistor Tr1, and the node N2 quickly shifts to the H level.
That is, it is possible to improve the sensitivity of the operation speed with respect to the transition of the input signal IN from the H level to the L level, and to prevent malfunction of the internal circuit.
(Third embodiment)
FIG. 7 shows a third embodiment of an input circuit embodying the present invention. The input circuit of this embodiment is provided with both the feedback circuits in the first embodiment and the second embodiment, and the components denoted by the same reference numerals operate similarly. The description is omitted.
[0049]
In the input circuit of FIG. 7, it is assumed that the activation pulse generation circuit 12 outputs an output signal φ2 that is at the L level for a predetermined time as the input signal IN shifts to the L level. Further, it is assumed that the activation pulse generation circuit 13 outputs an output signal φ3 that is at the H level for a certain time as the input waveform IN shifts to the H level.
[0050]
The operation of the input circuit will be described with reference to FIG.
When the input signal IN shifts from the H level to the L level and the load driving capability of the external circuit that supplies the input signal is too high, the input signal INr that is actually input to the pad 1 has an undershoot following an overshoot. Va is generated. Further, when the input signal IN shifts from the L level to the H level, an undershoot Vb is generated following the overshoot in the actually input signal INr.
[0051]
Before the overshoot Va occurs, the feedback circuit activation time φ2 turns on the transistor Tr4 and activates the feedback circuit, thereby suppressing a change in the potential of the node N3 due to the undershoot Va. .
[0052]
Before the undershoot Vb occurs, the feedback circuit activation time φ3 turns on the transistor Tr8 to activate the feedback circuit, thereby suppressing a change in the potential of the node N3 due to the undershoot Vb. .
[0053]
Therefore, in addition to the effects of the first and second embodiments, this input circuit is equivalent to the operation based on the ideal input signal IN, preventing malfunction due to undershoots Va and Vb following the overshoot of the input waveform. It becomes the operation.
[0054]
In addition, this invention is not limited to the said embodiment, You may implement as follows.
(1) The activation pulse generation circuits 4 and 9 may have any configuration as long as the transistor Tr4 can be turned on when the output signal DQ is output.
[0055]
(2) The activation pulse generation circuit 11 may have any configuration as long as the transistor Tr8 can be turned on when the output signal DQ is output.
[0056]
(3) The activation pulse generation circuits 12 and 13 can be configured to output the output signals φ2 and φ3 before the undershoots Va and Vb are generated after the input signal IN is transferred. May be.
[0057]
【The invention's effect】
As described in detail above, the present invention can provide an input circuit that can prevent the operating speed from being lowered while reducing the influence of power supply noise.
[Brief description of the drawings]
FIG. 1 is a diagram illustrating the principle of the present invention.
FIG. 2 is a circuit diagram showing the first embodiment.
FIG. 3 is a circuit diagram showing a specific configuration of an activation pulse generating circuit.
FIG. 4 is a timing waveform chart showing the operation of the first embodiment.
FIG. 5 is a circuit diagram showing another example of the activation pulse generating circuit.
FIG. 6 is a circuit diagram showing a second embodiment.
FIG. 7 is a circuit diagram showing a third embodiment.
FIG. 8 is a timing waveform chart showing the operation of the third embodiment.
FIG. 9 is a circuit diagram showing a conventional example.
[Explanation of symbols]
Secondary stage inverter circuit 14 Previous stage inverter circuit 15 Feedback circuit 16 Switch circuit IN Input signal OUT Output signal V1 Power supply φ Control signal

Claims

An input signal is input to the previous stage of the two-stage inverter circuit connected in series, and the input signal is output from the next-stage inverter circuit to the internal circuit. Between the input / output terminals of the next-stage inverter circuit, An input circuit having a feedback circuit that operates based on the output signal of the inverter circuit at the next stage and maintains the input / output level of the inverter circuit at the next stage at a complementary level,
A switching circuit for shutting off the operation of the feedback circuit by interrupting the supply of power to the feedback circuit based on the control signal during the inversion operation of the inverter circuit of the previous stage based on the switching of the input signal; Characteristic input circuit.

The feedback circuit includes a P-channel MOS transistor whose output signal is input to the gate of the next-stage inverter circuit and whose drain is connected to the input terminal of the next-stage inverter circuit. 2. The input circuit according to claim 1, wherein the input circuit comprises a P-channel MOS transistor that is interposed between a source of the P-channel MOS transistor and a high-potential side power source, and to which the control signal is input. .

The feedback circuit includes an N-channel MOS transistor in which an output signal of the next-stage inverter circuit is input to a gate and a drain thereof is connected to an input terminal of the next-stage inverter circuit. 2. The input circuit according to claim 1, comprising an N-channel MOS transistor interposed between a source of the N-channel MOS transistor and a low-potential side power supply, and having the control signal input to a gate thereof. .

The feedback circuit includes a P-channel MOS transistor in which an output signal of the next-stage inverter circuit is input to a gate and a drain connected to an input terminal of the next-stage inverter circuit, and the next-stage inverter circuit Output signal is input to the gate and the drain of the N-channel MOS transistor is connected to the input terminal of the inverter circuit of the next stage, and the switch circuit is connected to the source of the P-channel MOS transistor and A P-channel MOS transistor, which is interposed between the potential-side power supply and the control signal is input to the gate thereof, and is interposed between the source of the N-channel MOS transistor and the low-potential-side power supply, and the gate has the control The switch circuit is composed of an N-channel MOS transistor to which a signal is input. P-channel MOS transistors and N-channel MOS transistor is formed, the input circuit according to claim 1, based on the control signal, characterized in that it is immediately turned on after the switching of the input signal.

The input signal is input from the input pad to the front stage of the two-stage inverter circuit connected in series, the input signal is output from the next-stage inverter circuit to the internal circuit, and between the input / output terminals of the next-stage inverter circuit. Is operated based on the output signal of the inverter circuit of the next stage, and an input circuit having a feedback circuit for maintaining the input / output level of the inverter circuit of the next stage at a complementary level;
  An output control circuit for driving an output transistor based on the input signal;
A semiconductor device comprising:
  A switch circuit for controlling power supply to the feedback circuit;
  An activation pulse generating circuit for outputting a control signal for supplying power to the feedback circuit for a predetermined time based on an output signal of the output control circuit to the switch circuit;
A semiconductor device comprising:

An input signal, which is a control signal from the input pad, operates an internal circuit to generate the data signal and the Low-Z signal, and operates the output control circuit in the next stage to output data to the output pad. The semiconductor device according to claim 5, wherein the signal is a signal to be performed or to perform high impedance control on an output pad.