KR100314734B1 - Control circuit for output buffer - Google Patents

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야1. TECHNICAL FIELD OF THE INVENTION

본 발명의 출력 버퍼 제어 회로에 관한 것이다.The present invention relates to an output buffer control circuit.

2. 발명이 이루고자하는 기술적 과제2. The technical problem of the invention

전력 소모와 칩 점유 면적이 적으면서 안정적으로 디바이스를 동작시킬 수 있도록 한다.Low power consumption and chip footprint allow for stable device operation.

3. 발명의 해결 방법의 요지3. Summary of the Solution of the Invention

센스 증폭기에서 센싱하여 출력하는 데이터가 반전될 경우에만 이를 검출하여 출력 버퍼를 디스에이블시킬 수 있도록 펄스를 생성하고, 그 펄스를 이용하여 설정된 시간안에는 이전의 펄스가 생성되지 못하도록 회로를 구현한다.When the data sensed and output by the sense amplifier is inverted, a pulse is generated so that the output buffer can be detected and the output buffer is disabled, and the circuit is implemented to prevent the previous pulse from being generated within the set time using the pulse.

Description

출력 버퍼 제어 회로{Control circuit for output buffer}Output buffer control circuit {Control circuit for output buffer}

본 발명은 출력 버퍼 제어(output buffer control) 회로에 관한 것으로, 센스 증폭기의 독출(read)시 반전된 데이터 또는 동일 데이터를 독출할 경우 야기될 수 있는 글리치(glitch)가 외부로 출력되어 출력 버퍼를 오동작시키는 것을 방지하여 안정적으로 독출 동작을 수행할 수 있도록 한 출력 버퍼 제어 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an output buffer control circuit, in which an inverted data or a glitch that may be caused when reading the same data when a sense amplifier is read out is output to the outside. The present invention relates to an output buffer control circuit capable of stably performing a read operation by preventing a malfunction.

종래의 어드레스 천이 검출(Address Transition Detection: 이하 ATD라 함) 회로를 이용한 출력 버퍼 제어 회로는 어드레스가 반전될 경우 일정 시간동안 출력 버퍼를 디스에이블시킨다. 이로인해 내부의 오데이터(wrong data)가 외부로 출력되는 것을 방지하여 오데이터로 인한 출력 버퍼의 피드백 현상을 줄여 데이터 독출시 안정적으로 셀 데이터를 독출할 수 있도록 한다.The output buffer control circuit using the conventional Address Transition Detection (ATD) circuit disables the output buffer for a predetermined time when the address is inverted. This prevents the internal wrong data from being output to the outside and reduces the feedback phenomenon of the output buffer due to the wrong data, so that the cell data can be stably read when reading data.

그런데, 이와 같은 종래의 출력 버퍼 제어 회로는 각 어드레스마다 ATD 회로를 사용해야 하고, ATD 회로가 동작될 때 모든 출력 버퍼를 디스에이블시키므로 이 디스에이블 구간을 설정하기 어렵다. 또한, 인에이블과 디스에이블을 동시에 실시하기 때문에 이때의 피크 전류(peak current)가 커져 또다른 노이즈(noise)의 원인이 될 수 있다. 그리고, 동일한 셀 데이터를 독출할 때에는 출력 버퍼를 디스에이블시키지 않아도 되지만, 종래의 출력 버퍼 디스에이블 회로는 ATD 회로가 동작하면 출력 버퍼를 디스에이블시키므로 불필요한 지연 및 전력 소모를 야기시킨다. 한편, 종래에는 각 어드레스마다 ATD 회로 및 부가 회로가 필요하기 때문에 점유하는 칩 면적이 커진다.However, such a conventional output buffer control circuit must use an ATD circuit for each address, and it is difficult to set this disable period because all output buffers are disabled when the ATD circuit is operated. In addition, since enabling and disabling are performed at the same time, the peak current at this time may increase, which may cause another noise. The output buffer disable circuit does not need to be disabled when reading the same cell data. However, the conventional output buffer disable circuit disables the output buffer when the ATD circuit operates, causing unnecessary delay and power consumption. On the other hand, conventionally, since the ATD circuit and the additional circuit are required for each address, the chip area occupied becomes large.

따라서, 본 발명은 전력 소모와 칩 점유 면적이 적으면서 안정적으로 디바이스를 동작시킬 수 있는 출력 버퍼 제어 회로를 제공하는 것을 목적으로 한다.Accordingly, an object of the present invention is to provide an output buffer control circuit capable of operating a device stably with a low power consumption and a small chip area.

상술한 목적을 달성하기 위한 본 발명은 센스 증폭기의 출력 신호 및 그 반전 신호에 따라 상기 센스 증폭기의 출력 신호를 설정된 시간만큼 지연시켜 출력하는 선택 지연 수단과, 상기 선택 지연 수단의 출력 신호 및 상기 센스 증폭기의 출력 신호를 비교하여 그 결과에 따라 출력 신호를 결정하는 비교 수단과, 상기 비교 수단의 출력 신호 및 펄스 생성 제어 수단의 출력 신호에 따라 출력 버퍼를 디스에이블시키는 펄스를 설정된 시간동안 생성하는 출력 버퍼 제어 수단과, 상기 출력 버퍼 제어 수단의 출력 신호에 따라 상기 출력 버퍼 제어 수단에서 생성되는 출력 버퍼 디스에이블 펄스를 제어하기 위한 신호를 출력하는 펄스 생성 제어 수단을 포함하여 이루어진 것을 특징으로 한다.The present invention for achieving the above object is selected delay means for delaying and outputting the output signal of the sense amplifier by a predetermined time in accordance with the output signal of the sense amplifier and its inverted signal, the output signal of the selection delay means and the sense Comparison means for comparing the output signal of the amplifier and determining the output signal according to the result, and an output for generating a pulse for disabling the output buffer according to the output signal of the comparison means and the output signal of the pulse generation control means for a set time period. And buffer generation means for outputting a signal for controlling an output buffer disable pulse generated by said output buffer control means in accordance with an output signal of said output buffer control means.

도 1은 본 발명에 따른 출력 버퍼 제어 회로의 블록도.1 is a block diagram of an output buffer control circuit according to the present invention;

도 2는 도 1의 선택 지연 수단의 상세 회로도.FIG. 2 is a detailed circuit diagram of the selection delay means of FIG. 1. FIG.

도 3은 도 1의 비교 수단의 상세 회로도.3 is a detailed circuit diagram of the comparison means of FIG.

도 4는 도 1의 출력 버퍼 제어 수단의 상세 회로도.4 is a detailed circuit diagram of the output buffer control means of FIG.

도 5는 도 1의 펄스 생성 제어 수단의 상세 회로도.5 is a detailed circuit diagram of the pulse generation control means of FIG.

도 6은 본 발명에 따른 출력 버퍼 제어 회로의 각 노드에서의 출력 파형을 도시한 타이밍도.6 is a timing diagram showing output waveforms at each node of the output buffer control circuit according to the present invention;

도 7은 본 발명에 따른 출력 버퍼 제어 회로의 시뮬레이션 결과를 도시한 그래프.7 is a graph showing a simulation result of an output buffer control circuit according to the present invention.

<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>

1 : 센스 증폭기 2 : 선택 지연 수단1: sense amplifier 2: selection delay means

3 : 비교 수단 4 : 출력 버퍼 제어 수단3: comparison means 4: output buffer control means

5 : 펄스 생성 제어 수단5: pulse generation control means

첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.The present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명에 따른 출력 버퍼 제어 회로의 블록도이다.1 is a block diagram of an output buffer control circuit according to the present invention.

선택 지연 수단(2)은 선택된 셀의 데이터가 반전될 경우 센스 증폭기(1)의 출력 신호(SAOUT)와 센스 증폭기(1)의 반전 출력 신호(SAOUT1b)를 입력으로 하여 센스 증폭기(1)의 출력 신호를 설정된 시간만큼 지연시켜 출력한다.When the data of the selected cell is inverted, the selection delay means 2 receives the output signal SAOUT of the sense amplifier 1 and the inverted output signal SAOUT1b of the sense amplifier 1 as inputs and outputs the sense amplifier 1. Delay the signal by the set time and output it.

비교 수단(3)은 선택 지연 수단(2)의 출력 신호(SAOUT1)와 센스 증폭기(1)의 출력 신호(SAOUT)를 입력으로 하여 두 신호를 비교하여두 신호의 상태가 같을 경우 로우 상태의 신호를 출력하고, 두 신호의 상태가 다를 경우 하이 상태의 신호를 출력한다. The comparison means 3 inputs the output signal SAOUT1 of the selection delay means 2 and the output signal SAOUT of the sense amplifier 1, compares the two signals, and when the two signals are in the same state, the low state signal. If the status of the two signals are different, output the high signal.

출력 버퍼 제어 수단(4)은 비교 수단(3)의 출력 신호(OEb_DIS_in)와 펄스 생성 제어 수단(5)의 출력 신호(OEb_DIS_en)를 입력으로 하여 출력 버퍼를 디스에이블시키는 펄스를 설정된 시간동안 생성한다.The output buffer control means 4 generates a pulse for disabling the output buffer by setting the output signal OEb_DIS_in of the comparison means 3 and the output signal OEb_DIS_en of the pulse generation control means 5 as input. .

펄스 생성 제어 수단(5)은 출력 버퍼 제어 수단(4)에서 생성되는 출력 버퍼 디스에이블 펄스를 제어하기 위한 신호를 출력한다.The pulse generation control means 5 outputs a signal for controlling the output buffer disable pulse generated by the output buffer control means 4.

도 2는 도 1의 선택 지연 수단의 상세 회로도로서, 그 구동 방법을 설명하면 다음과 같다. 선택된 셀이 소거된 셀(erased cell)에서 프로그램된 셀(programmed cell)로 변환될 경우 센스 증폭기의 출력 신호는 하이 상태에서 로우 상태로 천이한다. 이 경우, 즉 센스 증폭기의 출력 신호가 하이 상태에서 로우 상태로 천이할 경우의 구동 방법을 설명하면 다음과 같다.FIG. 2 is a detailed circuit diagram of the selection delay means of FIG. 1, the driving method of which is described below. When the selected cell is converted from an erased cell to a programmed cell, the output signal of the sense amplifier transitions from the high state to the low state. In this case, that is, the driving method in the case where the output signal of the sense amplifier transitions from the high state to the low state will be described.

센스 증폭기의 출력 신호(SAOUT)를 입력한 지연 수단이 설정된 시간만큼 지연시켜 출력 신호를 출력하므로 지연 수단의 출력 신호(SAOUT_in)는 이전의 하이상태를 유지하고 있다가 로우 상태로 반전된다. 지연 수단의 출력 신호(SAOUT_in)는 제 1 인버터(I11)를 통해 하이 상태로 반전되어 출력된다(SAOUT_inb).Since the delay means input the output signal SAOUT of the sense amplifier outputs the output signal by delaying the set time, the output signal SAOUT_in of the delay means maintains the previous high state and then inverts to the low state. The output signal SAOUT_in of the delay means is inverted to a high state through the first inverter I11 and outputted (SAOUT_inb).

로우 상태를 유지하는 지연 수단의 출력 신호(SAOUT_in)에 의해 제 1 PMOS 트랜지스터(P1)가 턴온되고, 제 3 NMOS 트랜지스터(N3)가 턴오프되어 전원 전압(VCC)이 제 1 PMOS 트랜지스터(P1) 및 제 1 저항(R1)을 통해 공급된다. 그런데, 제 1 PMOS 트랜지스터(P1)는 제 2 PMOS 트랜지스터(P2)보다 저항값이 크므로 제 1 PMOS 트랜지스터(P1) 및 제 1 저항(R1)을 통해 공급되는 전원 전압(VCC)은 제 2 PMOS 트랜지스터(P2)를 통해 공급되는 전원 전압(VCC)보다 설정된 시간만큼 지연되어 공급된다. 하이 상태의 지연 수단의 반전 출력 신호(SAOUT_inb)에 의해 제 2 PMOS 트랜지스터(P2)가 턴오프되고, 제 2 NMOS 트랜지스터(N2)가 턴온되어 제 2 NMOS 트랜지스터(N2)에 의해 그라운드로 패스가 형성된다. 또한, 하이 상태를 유지하는 센스 증폭기의 반전 출력 신호(SAOUT1b)에 의해 제 3 PMOS 트랜지스터(P3)가 턴오프되고, 제 1 NMOS 트랜지스터(N1)가 턴온된다. 따라서, 제 1 노드(K1)는 로우 상태의 전위를 유지한다. 로우 상태의 전위는 제 2 및 제 3 인버터(I12 및 I13)를 통해 출력된다. 결과적으로 로우 상태의 센스 증폭기 출력 신호(SAOUT)가 선택 지연 수단을 통해 설정된 시간만큼 지연된 신호(SAOUT1)가 출력된다.The first PMOS transistor P1 is turned on by the output signal SAOUT_in of the delay means maintaining the low state, and the third NMOS transistor N3 is turned off so that the power supply voltage V CC becomes the first PMOS transistor P1. ) And the first resistor R1. However, since the first PMOS transistor P1 has a larger resistance value than the second PMOS transistor P2, the power supply voltage V CC supplied through the first PMOS transistor P1 and the first resistor R1 is the second. The power supply is delayed by a predetermined time than the power supply voltage V CC supplied through the PMOS transistor P2. The second PMOS transistor P2 is turned off by the inverted output signal SAOUT_inb of the delay means in the high state, and the second NMOS transistor N2 is turned on to form a path to the ground by the second NMOS transistor N2. do. In addition, the third PMOS transistor P3 is turned off by the inverted output signal SAOUT1b of the sense amplifier maintaining the high state, and the first NMOS transistor N1 is turned on. Therefore, the first node K1 maintains the potential of the low state. The potential in the low state is output through the second and third inverters I12 and I13. As a result, the signal SAOUT1 in which the sense amplifier output signal SAOUT in the low state is delayed by a time set by the selection delay means is output.

선택된 셀이 프로그램된 셀(programmed cell)에서 소거된 셀(erased cell)로 변환될 경우 센스 증폭기의 출력 신호는 로우 상태에서 하이 상태로 천이된다. 이경우, 즉 센스 증폭기의 출력 신호가 로우 상태에서 하이 상태로 천이할 경우의 구동 방법을 설명하면 다음과 같다.When the selected cell is converted from a programmed cell to an erased cell, the output signal of the sense amplifier transitions from a low state to a high state. In this case, that is, the driving method when the output signal of the sense amplifier transitions from the low state to the high state is described as follows.

센스 증폭기의 출력 신호(SAOUT)를 입력한 지연 수단이 설정된 시간만큼 지연시켜 출력 신호를 출력하므로 지연 수단의 출력 신호(SAOUT_in)는 이전의 로우 상태를 유지하고 있다가 하이 상태로 반전된다. 지연 수단의 출력 신호(SAOUT_in)는 제 1 인버터(I11)를 통해 로우 상태로 반전되어 출력된다(SAOUT_inb).Since the delay means inputting the output signal SAOUT of the sense amplifier outputs the output signal by delaying the set time, the output signal SAOUT_in of the delay means maintains a previous low state and then inverts to a high state. The output signal SAOUT_in of the delay means is inverted to a low state through the first inverter I11 and outputted (SAOUT_inb).

하이 상태를 유지하는 지연 수단의 출력 신호(SAOUT_in)에 의해 제 1 PMOS 트랜지스터(P1)가 턴오프되고, 제 3 NMOS 트랜지스터(N3)가 턴온되어 제 2 저항(R2) 및 제 3 NMOS 트랜지스터(N3)를 통해 그라운드로 패스가 형성된다. 그런데, 제 3 NMOS 트랜지스터(N3)는 제 2 NMOS 트랜지스터(N2)보다 저항값이 크므로 제 2 저항(R2) 및 제 3 NMOS 트랜지스터(N3) 통해 설정된 시간만큼 지연되어 그라운드로 패스가 형성된다. 로우 상태를 유지하는 지연 수단의 반전 출력 신호(SAOUT_inb)에 의해 제 2 PMOS 트랜지스터(P2)가 턴온되고, 제 2 NMOS 트랜지스터(N2)가 턴오프되어 제 2 PMOS 트랜지스터(P2)를 통해 전원 전압(VCC)이 공급된다. 또한, 로우 상태의 센스 증폭기 반전 출력 신호(SAOUT1b)에 의해 제 3 PMOS 트랜지스터(P3)가 턴온되고, 제 1 NMOS 트랜지스터(N1)가 턴오프된다. 따라서, 제 1 노드(K1)에 전원 전압(VCC)이 공급되어 하이 상태의 전위를 유지한다. 하이 상태의 전위는 제 2 및 제 3 인버터(I12 및 I13)를 통해 출력된다. 결과적으로 하이 상태의 센스 증폭기 출력 신호(SAOUT)가 선택 지연 수단을 통해 설정된 시간만큼 지연된 신호(SAOUT1)가 출력된다.The first PMOS transistor P1 is turned off by the output signal SAOUT_in of the delay means maintaining the high state, and the third NMOS transistor N3 is turned on so that the second resistor R2 and the third NMOS transistor N3 are turned on. Pass to ground. However, since the third NMOS transistor N3 has a larger resistance value than the second NMOS transistor N2, the third NMOS transistor N3 is delayed by a time set by the second resistor R2 and the third NMOS transistor N3 to form a path to the ground. The second PMOS transistor P2 is turned on by the inverted output signal SAOUT_inb of the delay means maintaining the low state, and the second NMOS transistor N2 is turned off so as to supply the power supply voltage through the second PMOS transistor P2. V CC ) is supplied. In addition, the third PMOS transistor P3 is turned on by the sense amplifier inverted output signal SAOUT1b in the low state, and the first NMOS transistor N1 is turned off. Therefore, the power supply voltage V CC is supplied to the first node K1 to maintain the potential of the high state. The potential in the high state is output through the second and third inverters I12 and I13. As a result, the signal SAOUT1 in which the sense amplifier output signal SAOUT in the high state is delayed by the time set by the selection delay means is output.

상술한 선택 지연 수단은 센스 증폭기에서 선택된 셀의 데이터가 반전될 경우만 구동하게 되어 센스 증폭기의 출력 신호(SAOUT)를 설정된 시간만큼 지연시켜 출력한다.The above-described selection delay means is driven only when the data of the cell selected by the sense amplifier is inverted, and delays and outputs the output signal SAOUT of the sense amplifier by a predetermined time.

도 3은 도 1의 비교 수단의 상세 회로도로서, 센스 증폭기의 출력 신호(SAOUT)와 선택 지연 수단의 출력 신호(SAOUT1)를 입력으로 하는 배타적 논리합 수단(exclusive OR : 이하 XOR 게이트라 함)으로 이루어진다.FIG. 3 is a detailed circuit diagram of the comparison means of FIG. 1 and includes an exclusive OR means for inputting the output signal SAOUT of the sense amplifier and the output signal SAOUT1 of the selection delay means. .

선택된 셀이 소거된 셀(erased cell)에서 프로그램된 셀(programmed cell)로 전환될 경우 하이 상태에서 로우 상태로 바뀐 센스 증폭기의 출력 신호(SAOUT)와, 선택 지연 수단을 통해 설정된 시간만큼 지연된 로우 상태의 출력 신호(SAOUT1)가 입력된다. XOR 게이트는 로우 상태의 센스 증폭기의 출력 신호(SAOUT)를 입력하고, 설정된 시간만큼 지연된 로우 상태의 선택 지연 수단의 출력 신호(SAOUT1)가 입력되기 전까지 이전의 상태, 즉 하이 상태의 신호를 입력으로 한다. 따라서, 하이 상태의 신호를 출력한다(OEb_DIS_in). 이 상태에서 설정된 시간만큼 지연된 로우 상태의 선택 지연 수단의 출력 신호(SAOUT1)가 입력되면 로우 상태의 신호를 출력한다(OEb_DIS_in).When the selected cell is switched from an erased cell to a programmed cell, the output signal SAOUT of the sense amplifier changed from the high state to the low state and the low state delayed by the time set by the selection delay means. Output signal SAOUT1 is inputted. The XOR gate inputs the output signal SAOUT of the sense amplifier in the low state, and inputs the signal of the previous state, that is, the high state, until the output signal SAOUT1 of the select delay means in the low state delayed by a set time is input. do. Therefore, a high state signal is output (OEb_DIS_in). In this state, when the output signal SAOUT1 of the selection delay means of the low state delayed by the set time is input, the signal of the low state is output (OEb_DIS_in).

선택된 셀이 프로그램된 셀(programmed cell)에서 소거된 셀(erased cell)로전환될 경우 로우 상태에서 하이 상태로 바뀐 센스 증폭기의 출력 신호(SAOUT)와, 선택 지연 수단을 통해 설정된 시간만큼 지연된 하이 상태의 출력 신호(SAOUT1)가 입력된다. XOR 게이트는 하이 상태의 센스 증폭기의 출력 신호(SAOUT)를 입력하고, 설정된 시간만큼 지연된 하이 상태의 선택 지연 수단의 출력 신호(SAOUT1)가 입력되기 전까지 이전의 상태, 즉 로우 상태의 신호를 입력으로 한다. 따라서, 하이 상태의 신호를 출력한다(OEb_DIS_in). 이 상태에서 설정된 시간만큼 지연된 하이 상태의 선택 지연 수단의 출력 신호(SAOUT1)가 입력되면 로우 상태의 신호를 출력한다(OEb_DIS_in).When the selected cell is switched from a programmed cell to an erased cell, the output signal SAOUT of the sense amplifier changed from the low state to the high state and the high state delayed by a time set by the selection delay means. Output signal SAOUT1 is inputted. The XOR gate inputs the output signal SAOUT of the sense amplifier in the high state, and inputs the signal of the previous state, that is, the low state, until the output signal SAOUT1 of the high delay select delay means is input. do. Therefore, a high state signal is output (OEb_DIS_in). In this state, when the output signal SAOUT1 of the selection delay means of the high state delayed by the set time is input, the signal of the low state is output (OEb_DIS_in).

만약, 선택된 셀이 소거된 셀에서 소거된 셀로 어드레스만 변환되었을 경우, 하이 상태의 출력 신호를 계속해서 출력하게 되므로 XOR 게이트는 하이 상태의 센스 증폭기 출력 신호(SAOUT)와 하이 상태의 선택 지연 수단의 출력 신호(SAOUT1)를 입력하므로 로우 상태의 신호를 계속해서 출력하게 된다. 또한, 선택된 셀이 프로그램된 셀에서 프로그램된 셀로 어드레스만 변환되었을 경우, 로우 상태의 출력 신호를 계속해서 출력하게 되므로 XOR 게이트는 로우 상태의 센스 증폭기 출력 신호(SAOUT)와 로우 상태의 선택 지연 수단의 출력 신호(SAOUT1)를 입력하므로 로우 상태의 신호를 계속해서 출력하게 된다.If only the address of the selected cell is converted from the erased cell to the erased cell, the output signal of the high state is continuously output, so the XOR gate is connected to the sense amplifier output signal SAOUT of the high state and the selection delay means of the high state. Since the output signal SAOUT1 is inputted, the low state signal is continuously output. In addition, when the selected cell converts only the address from the programmed cell to the programmed cell, the output signal of the low state is continuously output, and thus the XOR gate is connected to the low state of the sense amplifier output signal SAOUT and the low selection delay means. Since the output signal SAOUT1 is inputted, the low state signal is continuously output.

상술한 비교 수단은 선택된 셀의 데이터가 변환되어 센스 증폭기의 출력 신호(SAOUT)와 반대의 이전의 선택 지연 수단의 출력 신호(SAOUT1)을 입력으로 하여하이 상태의 신호를 출력한다. 이 상태에서 센스 증폭기의 출력 신호(SAOUT)와 같은 선택 지연 수단의 출력 신호(SAOUT1)를 입력하면 로우 상태의 신호를 출력한다.The above-described comparison means converts the data of the selected cell and outputs a high state signal by inputting the output signal SAOUT1 of the previous selection delay means opposite to the output signal SAOUT of the sense amplifier. In this state, inputting the output signal SAOUT1 of the selection delay means such as the output signal SAOUT of the sense amplifier outputs a low state signal.

도 4는 도 1의 출력 버퍼 제어 수단의 상세 회로도이다. 출력 버퍼 제어 수단은 비교 수단의 출력 신호(OEb_DIS_in)와 후술할 펄스 생성 제어 수단의 출력 신호(OEb_DIS_en)를 입력 신호로 한다. 또한, 출력 버퍼 제어 수단은 센스 증폭기의 독출 데이터가 천이할 때 그 천이를 검출하여 출력 버퍼를 디스에이블시키는 펄스를 생성한다. 따라서, 출력 버퍼 제어 수단은 비교 수단의 출력 신호(OEb_DIS_in)가 하이 상태를 유지할 때 출력 버퍼를 디스에이블시키는 펄스를 생성한다. 따라서, 비교 수단의 출력 신호(OEb_DIS_in)가 하이 상태를 유지할 때만을 설명하기로 한다.4 is a detailed circuit diagram of the output buffer control means of FIG. The output buffer control means uses the output signal OEb_DIS_in of the comparison means and the output signal OEb_DIS_en of the pulse generation control means described later as input signals. In addition, the output buffer control means detects the transition when the read data of the sense amplifier transitions, and generates a pulse that disables the output buffer. Therefore, the output buffer control means generates a pulse for disabling the output buffer when the output signal OEb_DIS_in of the comparison means is kept high. Therefore, only when the output signal (OEb_DIS_in) of the comparison means is kept high will be described.

비교 수단의 출력 신호(OEb_DIS_in)가 제 1 인버터(I21)를 통해 로우 상태로 반전된다. 로우 상태로 반전된 신호에 의해 제 2 PMOS 트랜지스터(P12)가 턴온되고, 제 1 NMOS 트랜지스터(N11)가 턴오프된다. 한편, 하이 상태의 펄스 생성 제어 수단의 출력 신호(OEb_DIS_en)에 의해 제 1 PMOS 트랜지스터(P11)가 턴오프되고, 제 2 인버터(I22)를 통해 로우 상태로 반전되어 제 2 NMOS 트랜지스터(N12)가 턴오프된다. 따라서, 하이 상태로 펄스 생성 제어 수단의 출력 신호(OEb_DIS_en)가 입력될 경우에는 출력 버퍼 제어 회로는 로우 상태의 신호를 출력한다.The output signal OEb_DIS_in of the comparing means is inverted to the low state through the first inverter I21. The second PMOS transistor P12 is turned on by the signal inverted to the low state, and the first NMOS transistor N11 is turned off. On the other hand, the first PMOS transistor P11 is turned off by the output signal OEb_DIS_en of the pulse generation control means in the high state, and is inverted to the low state through the second inverter I22 so that the second NMOS transistor N12 is turned off. Is turned off. Therefore, when the output signal OEb_DIS_en of the pulse generation control means is input in the high state, the output buffer control circuit outputs the signal in the low state.

하이 상태의 비교 수단의 출력 신호(OEb_DIS_in)와 로우 상태의 펄스 생성제어 수단의 출력 신호(OEb_DIS_en)가 입력될 경우의 회로 구동을 설명하면 다음과 같다.The circuit driving when the output signal OEb_DIS_in of the comparison means in the high state and the output signal OEb_DIS_en of the pulse generation control means in the low state are input will be described as follows.

하이 상태의 비교 수단의 출력 신호(OEb_DIS_in)가 제 1 인버터(I21)을 통해 로우 상태로 반전되어 제 2 PMOS 트랜지스터(P12)를 턴온시키고, 제 1 NMOS 트랜지스터(N11)를 턴오프시킨다. 한편, 로우 상태의 펄스 생성 제어 수단의 출력 신호(OEb_DIS_en)에 의해 제 1 PMOS 트랜지스터(P11)가 턴온되고, 제 2 인버터(I22)를 통해 하이 상태로 반전되어 제 2 NMOS 트랜지스터(N12)가 턴오프된다. 따라서, 턴온된 제 1 및 제 2 PMOS 트랜지스터(P11 및 P12)를 통해 전원 전압(VCC)이 노드(K11)에 인가되어 하이 상태를 유지하게 된다. 하이 상태를 유지하는 노드(K11)의 전위는 NAND 게이트의 하나의 입력단으로 입력된다. 한편, 하이 상태를 유지하는 노드(K11)의 전위가 제 3, 제 4 및 제 5 인버터(I23, I24 및 I25)를 통해 일정 시간 반전 지연되어 로우 상태로 될 때까지 이전의 상태, 즉 하이 상태의 신호가 NAND 게이트의 입력 신호로 되기 때문에 NAND 게이트의 출력(OEb_DISb)은 로우 상태로 되고, 로우 상태의 신호가 제 6 인버터(I26)를 통해 하이 상태로 반전되어(OEb_DIS) 출력 버퍼를 디스에이블시킨다. 설정된 시간이 지난 후 제 3, 제 4 및 제 5 인버터(I23, I24 및 I25)를 통해 로우 상태의 신호가 입력되므로 NAND 게이트에서 하이 상태의 신호를 출력하고(OEb_DISb), 이 신호가 제 6 인버터(I26)을 통해 로우 상태로 반전되어(OEb_DIS) 출력 버퍼를 인에이블시킨다. 여기서, 제 1 내지 제 3 캐패시터(C11 내지 C13)는 신호의 노이즈를 감쇠시키는 역할을 한다.The output signal OEb_DIS_in of the comparing means in the high state is inverted to the low state through the first inverter I21 to turn on the second PMOS transistor P12 and turn off the first NMOS transistor N11. Meanwhile, the first PMOS transistor P11 is turned on by the output signal OEb_DIS_en of the pulse generation control means in the low state, and is inverted to a high state through the second inverter I22 so that the second NMOS transistor N12 is turned on. Is off. Accordingly, the power supply voltage V CC is applied to the node K11 through the turned on first and second PMOS transistors P11 and P12 to maintain a high state. The potential of the node K11 maintaining the high state is input to one input terminal of the NAND gate. On the other hand, the previous state, that is, the high state, until the potential of the node K11 maintaining the high state is delayed by a predetermined time inversion through the third, fourth, and fifth inverters I23, I24, and I25 and becomes low Signal becomes the input signal of the NAND gate, the output of the NAND gate (OEb_DISb) goes low, and the low state signal is inverted to a high state through the sixth inverter I26 (OEb_DIS) to disable the output buffer. Let's do it. After the set time has passed, the low state signal is inputted through the third, fourth, and fifth inverters I23, I24, and I25, so that a high state signal is output from the NAND gate (OEb_DISb), and this signal is the sixth inverter. It is inverted to a low state through (I26) (OEb_DIS) to enable the output buffer. Here, the first to third capacitors C11 to C13 serve to attenuate noise of the signal.

도 5는 도 1의 펄스 생성 제어 수단의 상세 회로도로서, 출력 버퍼 제어 수단의 출력 신호(OEb_DIS)를 입력으로 하여 그 출력 신호를 출력 버퍼 제어 수단의 입력 신호로 사용되도록 한다.FIG. 5 is a detailed circuit diagram of the pulse generation control means of FIG. 1, which outputs the output signal OEb_DIS of the output buffer control means and uses the output signal as an input signal of the output buffer control means.

먼저, 출력 버퍼 제어 수단의 출력 신호(OEb_DIS)가 로우 상태에서 하이 상태로 천이할 때의 구동 방법을 설명하면 다음과 같다.First, the driving method when the output signal (OEb_DIS) of the output buffer control means transitions from the low state to the high state will be described.

하이 상태의 출력 버퍼 제어 수단의 출력 신호(OEb_DIS)가 입력되어 NOR 게이트의 하나의 입력단으로 입력된다. 하이 상태의 신호가 제 1 내지 제 3 인버터(I31 내지 I33)를 통해 일정 시간 지연 반전되어 NOR 게이트의 또다른 입력단으로 입력된다. 그런데, NOR 게이트는 입력 신호중 하나가 하이 상태를 유지하면 로우 상태의 신호를 출력하므로 이전 데이터의 상태에 관계없이 로우 상태의 신호를 출력한다(OEb_DIS_enb). 이 신호가 제 4 인버터(I34)를 통해 하이 상태로 반전되어 출력된다(OEb_DIS_en). 하이 상태로 반전된 신호(OEb_DIS_en)가 출력 버퍼 제어 수단의 입력 신호로 사용된다.The output signal OEb_DIS of the output buffer control means in the high state is input and input to one input terminal of the NOR gate. The high state signal is delayed by a predetermined time through the first to third inverters I31 to I33 and input to another input terminal of the NOR gate. However, when one of the input signals maintains a high state, the NOR gate outputs a low state signal regardless of the state of previous data (OEb_DIS_enb). The signal is inverted to a high state through the fourth inverter I34 and outputted (OEb_DIS_en). The signal inverted to the high state (OEb_DIS_en) is used as an input signal of the output buffer control means.

다음, 출력 버퍼 제어 수단의 출력 신호(OEb_DIS)가 하이 상태에서 로우 상태로 천이할 때의 구동 방법을 설명하면 다음과 같다.Next, the driving method when the output signal (OEb_DIS) of the output buffer control means transitions from the high state to the low state will be described.

로우 상태의 출력 버퍼 제어 수단의 출력 신호(OEb_DIS)가 입력되어 NOR 게이트의 하나의 입력단으로 입력된다. 로우 상태의 신호가 제 1 내지 제 3인버터(I31 내지 I33)를 통해 일정 시간 지연 반전되어 NOR 게이트의 또다른 입력단으로 입력된다. 그런데, 제 1 내지 제 3 인버터(I31 내지 I33)를 통해 신호가 반전 지연되어 입력되기 전까지 이전 상태의 데이터, 즉 로우 상태의 데이터에 의해 하이 상태의 신호를 출력한다(OEb_DIS_enb). 이 신호가 제 4 인버터(I34)를 통해 로우 상태로 반전되어 출력된다(OEb_DIS_en). 설정된 지연 시간이 지난 후 제 1 내지 제 3 인버터(I31 내지 I33)를 통해 하이 상태로 반전된 신호가 입력되므로 NOR 게이트는 하이 상태의 신호를 출력한다(OEb_DIS_enb). 이 신호가 제 4 인버터(I34)를 통해 로우 상태로 반전되어 출력된다(OEb_DIS_en).The output signal OEb_DIS of the output buffer control means in the low state is input and input to one input terminal of the NOR gate. The low state signal is delayed for a predetermined time through the first to third inverters I31 to I33 and input to another input terminal of the NOR gate. However, the signal of the high state is output by the data of the previous state, that is, the data of the low state, before the signal is input inverted by the first to third inverters I31 to I33 (OEb_DIS_enb). This signal is inverted to a low state through the fourth inverter I34 and outputted (OEb_DIS_en). Since the signal inverted to the high state is input through the first to third inverters I31 to I33 after the set delay time, the NOR gate outputs the signal in the high state (OEb_DIS_enb). This signal is inverted to a low state through the fourth inverter I34 and outputted (OEb_DIS_en).

여기서, 제 1 내지 제 3 캐패시터(C21 내지 C23)는 출력 신호의 노이즈를 감쇠시키는 역할을 한다.Here, the first to third capacitors C21 to C23 serve to attenuate noise of the output signal.

상술한 바와 같은 펄스 생성 제어 수단은 출력 버퍼 제어 수단의 입력 신호인 비교 수단의 출력 신호(OEb_DIS_in)가 로우 상태에서 하이 상태로 반전된 후 어느 시간안에 다시 반전될 경우 출력 버퍼 제어 수단의 출력 신호(OEb_DIS)가 영향을 받지 않도록 한다. 즉, 출력 버퍼 제어 수단의 출력 신호(OEb_DIS)가 원하는 폭의 펄스를 생성한 후 어느 시간 동안에는 출력 버퍼 제어 수단이 펄스를 생성하지 못하도록 한다.The pulse generation control means as described above is the output signal of the output buffer control means when the output signal (OEb_DIS_in) of the comparison means, which is an input signal of the output buffer control means, is inverted again within a certain time after being inverted from the low state to the high state ( OEb_DIS) is not affected. That is, the output buffer control means prevents the output buffer control means from generating a pulse for a certain time after the output signal OEb_DIS of the output buffer control means generates a pulse having a desired width.

도 6은 본 발명에 따른 출력 버퍼 제어 회로의 각 수단에서의 출력 신호의 파형을 도시한 타이밍도로서, 센스 증폭기가 독출한 데이터가 소거된 셀에서 프로그램된 셀로 변화될 경우의 타이밍도를 나타낸 것이다.FIG. 6 is a timing diagram showing the waveform of an output signal in each means of the output buffer control circuit according to the present invention, which shows a timing diagram when the data read out by the sense amplifier is changed from an erased cell to a programmed cell. .

도시된 바와 같이 센스 증폭기의 출력 신호(SAOUT)가 하이 상태에서 로우 상태로 천이할 때 센스 증폭기의 반전 출력 신호(SAOUT1b)는 로우 상태에서 하이 상태로 천이되고, 선택 지연 수단의 출력 신호(SAOUT1)는 설정된 시간만큼 지연된 후 로우 상태로 반전됨을 알 수 있다. 또한, 비교 수단의 출력 신호(OEb_DIS_in)는 일정한 폭의 하이 상태의 펄스를 생성하고, 이에 따라 출력 버퍼 제어 수단의 출력 신호(OEb_DIS) 또한 비교 수단의 출력 신호(OEb_DIS_in)보다 큰 하이 상태의 펄스를 생성함을 알 수 있다. 한편, 펄스 생성 제어 수단의 출력 신호(OEb_DIS_en)는 출력 버퍼 제어 수단의 출력 신호(OEb_DIS)가 원하는 폭의 펄스를 생성한 후 어느 시간 동안에는 출력 버퍼 제어 수단이 펄스를 생성하지 못하도록 하는 펄스를 생성한다.As shown, when the output signal SAOUT of the sense amplifier transitions from the high state to the low state, the inverted output signal SAOUT1b of the sense amplifier transitions from the low state to the high state, and the output signal SAOUT1 of the selection delay means. It can be seen that is delayed by a set time and then is inverted to a low state. In addition, the output signal OEb_DIS_in of the comparison means generates a pulse of a high state of a constant width, and accordingly output signal OEb_DIS of the output buffer control means also outputs a pulse of a high state larger than the output signal OEb_DIS_in of the comparison means. You can see that it creates. On the other hand, the output signal OEb_DIS_en of the pulse generation control means generates a pulse that prevents the output buffer control means from generating a pulse for some time after the output signal OEb_DIS of the output buffer control means generates a pulse of a desired width. .

도 7은 본 발명에 따른 출력 버퍼 제어 회로의 시뮬레이션 결과를 도시한 그래프로서, 센스 증폭기의 출력이 변함에 따라 출력 버퍼 제어 회로는 설정된 시간만큼의 펄스를 생성하는 것을 도시한 것이다.7 is a graph illustrating a simulation result of an output buffer control circuit according to the present invention, in which the output buffer control circuit generates a pulse for a predetermined time as the output of the sense amplifier changes.

상술한 바와 같이 본 발명에 의하면 종래의 출력 버퍼 회로에서 ATD 회로를 생략할 수 있으므로 출력 버퍼 회로가 차지 하는 칩 면적을 줄일 수 있으며, 각 입출력 신호별로 개별 동작할 수 있으므로 출력 버퍼에서 발생될 수 있는 유기 기전력을 줄일 수 있어 노이즈에 안정적인 디바이스를 구현할 수 있다. 또한, 본 발명에 따른 출력 버퍼 제어 회로는 각 입출력 신호별로 제어할 수 있으므로 칩 구조에 기인한 각 입출력 신호의 속도 차이를 고려한 출력 버퍼의 디스에이블 지속 시간을 개별적으로 적용할 수 있어 디바이스를 더욱 안정적으로 독출할 수 있다.As described above, according to the present invention, since the ATD circuit can be omitted in the conventional output buffer circuit, the chip area occupied by the output buffer circuit can be reduced, and each input / output signal can be individually operated, which can occur in the output buffer. The organic electromotive force can be reduced, resulting in a device that is stable against noise. In addition, the output buffer control circuit according to the present invention can be controlled for each input and output signal, so that it is possible to individually apply the disable duration of the output buffer considering the speed difference of each input and output signal due to the chip structure to make the device more stable Can be read.

Claims (12)

센스 증폭기의 출력 신호 및 그 반전 신호에 따라 상기 센스 증폭기의 출력 신호를 설정된 시간만큼 지연시켜 출력하는 선택 지연 수단과,Selection delay means for delaying and outputting the output signal of the sense amplifier by a predetermined time according to the output signal of the sense amplifier and its inverted signal; 상기 선택 지연 수단의 출력 신호 및 상기 센스 증폭기의 출력 신호를 비교하여 그 결과에 따라 출력 신호를 결정하는 비교 수단과,Comparison means for comparing the output signal of the selection delay means with the output signal of the sense amplifier and determining an output signal according to the result; 상기 비교 수단의 출력 신호 및 펄스 생성 제어 수단의 출력 신호에 따라 출력 버퍼를 디스에이블시키는 펄스를 설정된 시간동안 생성하는 출력 버퍼 제어 수단과,Output buffer control means for generating a pulse for disabling the output buffer for a predetermined time in accordance with the output signal of the comparison means and the output signal of the pulse generation control means; 상기 출력 버퍼 제어 수단의 출력 신호에 따라 상기 출력 버퍼 제어 수단에서 생성되는 출력 버퍼 디스에이블 펄스를 제어하기 위한 신호를 출력하는 펄스 생성 제어 수단을 포함하여 이루어진 것을 특징으로 하는 출력 버퍼 제어 회로.And pulse generation control means for outputting a signal for controlling an output buffer disable pulse generated by said output buffer control means in accordance with an output signal of said output buffer control means. 제 1 항에 있어서, 상기 선택 지연 수단은 센스 증폭기의 출력 신호를 설정된 시간동안 지연시키기 위한 지연 수단과,2. The apparatus of claim 1, wherein the selection delay means comprises delay means for delaying an output signal of the sense amplifier for a set time; 상기 지연 수단의 출력 신호에 따라 전원 전압을 설정된 시간동안 지연시켜 공급하기 위한 제 1 스위칭 수단과,First switching means for delaying and supplying a power supply voltage for a predetermined time according to the output signal of the delay means; 상기 지연 수단의 반전 출력 신호에 따라 상기 전원 전압을 지연 시간없이 공급하기 위한 제 2 스위칭 수단과,Second switching means for supplying the power supply voltage without a delay time according to the inverted output signal of the delay means; 상기 센스 증폭기의 반전 출력 신호를 반전시키기 위한 인버팅 수단과,Inverting means for inverting the inverted output signal of the sense amplifier; 상기 센스 증폭기의 출력 신호에 따라 출력단의 신호를 설정된 시간동안 지연시켜 접지 전위로 강하시키기 위한 제 3 스위칭 수단과,Third switching means for delaying the signal at the output terminal for a predetermined time and dropping the signal to the ground potential according to the output signal of the sense amplifier; 상기 지연 수단의 반전 출력 신호에 따라 상기 출력단의 신호를 지연 시간없이 접지 전위로 강하시키기 위한 제 4 스위칭 수단을 포함하여 이루어진 것을 특징으로 하는 출력 버퍼 제어 회로.And fourth switching means for dropping the signal at the output end to ground potential without delay time in accordance with the inverted output signal of the delay means. 제 2 항에 있어서, 상기 제 1 스위칭 수단은 PMOS 트랜지스터 및 저항으로 이루어지고, 상기 제 3 스위칭 수단은 저항 및 NMOS 트랜지스터로 이루어진 것을 특징으로 하는 출력 버퍼 제어 회로.3. The output buffer control circuit according to claim 2, wherein the first switching means consists of a PMOS transistor and a resistor, and the third switching means consists of a resistor and an NMOS transistor. 제 2 항에 있어서, 상지 제 2 스위칭 수단은 PMOS 트랜지스터이고, 상기 제 4 스위칭 수단은 NMOS 트랜지스터인 것을 특징으로 하는 출력 버퍼 제어 회로.3. The output buffer control circuit according to claim 2, wherein the second switching means is a PMOS transistor, and the fourth switching means is an NMOS transistor. 제 1 항에 있어서, 상기 비교 수단은 배타적 논리합 수단으로 이루어진 것을 특징으로 하는 출력 버퍼 제어 회로.2. The output buffer control circuit according to claim 1, wherein the comparing means is made up of an exclusive OR. 제 1 항에 있어서, 상기 출력 버퍼 제어 수단은 상기 펄스 생성 제어 수단의 출력 신호에 따라 출력단에 전원 전압을 공급하기 위한 제 1 스위칭 수단과,2. The apparatus of claim 1, wherein the output buffer control means comprises: first switching means for supplying a power supply voltage to an output terminal in accordance with an output signal of the pulse generation control means; 상기 펄스 생성 제어 수단의 반전 출력 신호에 따라 상기 출력단의 전위를 접지 전위로 강하시키기 위한 제 2 스위칭 수단과,Second switching means for dropping the potential of the output terminal to a ground potential according to the inverted output signal of the pulse generation control means; 상기 비교 수단의 반전 출력 신호를 반전시키기 위한 제 1 인버팅 수단과,First inverting means for inverting the inverted output signal of said comparing means; 상기 비교 수단의 출력 신호를 설정된 시간동안 반전 지연시키기 위한 반전 지연 수단과,Inverting delay means for inverting the output signal of the comparing means for a set time; 상기 비교 수단의 출력 신호 및 상기 반전 지연 수단의 출력 신호를 논리 조합하기 위한 논리 수단과,Logic means for logically combining the output signal of the comparison means and the output signal of the inversion delay means; 상기 논리 수단의 출력 신호를 반전시켜 출력 버퍼를 제어하기 위한 제 2 인버팅 수단을 포함하여 이루어진 것을 특징으로 하는 출력 버퍼 제어 회로.And second inverting means for inverting the output signal of said logic means to control the output buffer. 제 6 항에 있어서, 상기 제 1 스위칭 수단은 PMOS 트랜지스터이고, 상기 제 2 스위칭 수단은 NMOS 트랜지스터인 것을 특징으로 하는 출력 버퍼 제어 회로.7. The output buffer control circuit according to claim 6, wherein the first switching means is a PMOS transistor and the second switching means is an NMOS transistor. 제 6 항에 있어서, 상기 반전 지연 수단은 홀수개의 인버틴 수단으로 이루어진 것을 특징으로 하는 출력 버퍼 제어 회로.7. The output buffer control circuit according to claim 6, wherein the inversion delay means comprises an odd number of invertin means. 제 6 항에 있어서, 상기 논리 수단은 NAND 게이트인 것을 특징으로 하는 출력 버퍼 제어 회로.7. The output buffer control circuit according to claim 6, wherein said logic means is a NAND gate. 제 1 항에 있어서, 상기 펄스 생성 제어 수단은 상기 출력 버퍼 제어 수단의 출력 신호를 설정된 시간동안 반전 지연시키기 위한 반전 지연 수단과,2. The apparatus of claim 1, wherein the pulse generation control means comprises: inversion delay means for inverting and delaying the output signal of the output buffer control means for a set time; 상기 출력 버퍼 제어 수단의 출력 신호 및 상기 반전 지연 수단의 출력 신호를 논리 조합하기 위한 논리 수단과,Logic means for logically combining the output signal of the output buffer control means and the output signal of the inversion delay means; 상기 논리 수단의 출력 신호를 반전시켜 상기 출력 버퍼 제어 수단의 펄스 생성을 제어하기 위한 인버팅 수단을 포함하여 이루어진 것을 특징으로 하는 출력 버퍼 제어 회로.And an inverting means for inverting an output signal of said logic means to control pulse generation of said output buffer control means. 제 10 항에 있어서, 상기 반전 지연 수단은 홀수개의 인버팅 수단으로 이루어진 것을 특징으로 하는 출력 버퍼 제어 회로.11. The output buffer control circuit according to claim 10, wherein said inversion delay means comprises an odd number of inverting means. 제 10 항에 있어서, 상기 논리 수단은 NOR 게이트인 것을 특징으로 하는 출력 버퍼 제어 회로.11. The output buffer control circuit according to claim 10, wherein said logic means is a NOR gate.
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