KR20030000670A - Pulse generator - Google Patents

Pulse generator Download PDF

Info

Publication number
KR20030000670A
KR20030000670A KR1020010036734A KR20010036734A KR20030000670A KR 20030000670 A KR20030000670 A KR 20030000670A KR 1020010036734 A KR1020010036734 A KR 1020010036734A KR 20010036734 A KR20010036734 A KR 20010036734A KR 20030000670 A KR20030000670 A KR 20030000670A
Authority
KR
South Korea
Prior art keywords
signal
pulse
output
generating circuit
circuit according
Prior art date
Application number
KR1020010036734A
Other languages
Korean (ko)
Other versions
KR100763071B1 (en
Inventor
김도국
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020010036734A priority Critical patent/KR100763071B1/en
Publication of KR20030000670A publication Critical patent/KR20030000670A/en
Application granted granted Critical
Publication of KR100763071B1 publication Critical patent/KR100763071B1/en

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

Landscapes

  • Read Only Memory (AREA)

Abstract

PURPOSE: A pulse generation circuit is provided to remove a sensing error by preventing a rising phenomenon of an electric potential of a sensing node according to a state of memory cell. CONSTITUTION: A NAND gate(31) receives a booting signal(BOOST) and an inverted and delayed signal(BOOSTDB). The first to the third inverters(I301 to I303) inverts and delays the booting signal(BOOST) during a predetermined time and outputs the inverted and delayed signal(BOOSTDB) to the NAND gate(31). The NAND gate(31) performs a logical NAND operation for the booting signal(BOOST) and the inverted and delayed signal(BOOSTDB). The fourth to the sixth inverters(I304 to I306) delays and inverts an output signal of the NAND gate(31) and outputs a control signal(LEAK). A PMOS transistor(P31) and an NMOS transistor(N31) are connected between a power terminal(Vcc) and a control signal output terminal. The NMOS transistor(N31) is operated by an output signal of the fifth inverter(I305). The PMOS transistor(P31) is operated by an output signal of the sixth inverter(I306), namely the control signal(LEAK) delayed through the seventh to the eleventh inverters(I307 to I311).

Description

펄스 발생 회로{Pulse generator}Pulse generator circuit

본 발명은 펄스 발생 회로에 관한 것으로, 특히 제 1 및 제 2 전위를 갖는 제어 신호를 이용하여 메모리 셀 센싱 회로의 메모리 셀 비트라인의 전위를 디스차지시키는 누설 트랜지스터를 구동시킴으로써 메모리 셀의 비트라인의 전위를 조절하여 센싱 노드의 오버슈트를 방지할 수 있고, 이에 따라 센싱 속도를 향상시킬 수 있는 제어 신호를 발생시키는 펄스 발생 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a pulse generator circuit, and more particularly to driving a leakage transistor that discharges a potential of a memory cell bit line of a memory cell sensing circuit using a control signal having first and second potentials. The present invention relates to a pulse generating circuit for generating a control signal capable of preventing overshoot of a sensing node by adjusting a potential and thus improving a sensing speed.

도 1은 일반적인 플래쉬 메모리 셀의 센싱 회로를 개략적으로 나타낸 것으로, 그 구성을 개략적으로 설명하면 다음과 같다.FIG. 1 schematically illustrates a sensing circuit of a general flash memory cell. The configuration thereof will be described below.

전원 단자(Vcc)와 메인 셀(M11)의 센싱 노드인 제 1 노드(Q11) 사이에 센싱 인에이블 바 신호(SAEB)에 따라 구동되는 제 1 PMOS 트랜지스터(P11)와 제 1 센싱 기준 신호(SAREF)에 따라 구동되는 제 1 NMOS 트랜지스터(N11)가 접속된다. 제 1 노드(Q11)와 제 3 노드(Q13) 사이에 제 2 노드(Q12)의 전위에 따라 구동되는 제 2 NMOS 트랜지스터(N12)가 접속된다. 한편, 전원 단자(Vcc)와 제 2 노드(Q12) 사이에 센싱 인에이블 바 신호(SAEB) 신호에 따라 구동되는 제 2 PMOS 트랜지스터(P12) 및 제 2 센싱 기준 신호(SBREF)에 따라 구동되는 제 3 NMOS 트랜지스터(N13)가 접속된다. 제 2 노드(Q12)와 접지 단자(Vss) 사이에 제 3 노드(Q13)의 전위에 따라 구동되는 제 4 NMOS 트랜지스터(N14)가 접속된다. 제 3 노드(Q13)와 접지 단자(Vss) 사이에 제어 신호(LEAK)에 따라 구동되는 제 6 NMOS 트랜지스터(N16)가 접속된다. 그리고, 제 3 노드(Q13)와 접지 단자(Vss) 사이에 선택 신호(SEL)에 따라 구동되는 제 5 NMOS 트랜지스터(N15) 및 메모리 셀(M11)이 접속된다. 센스 증폭기(11)는 센싱 노드인 제 1 노드(Q11)의 전위와 기준 셀의 센싱 노드의 전위를 입력하여 비교하고 그 결과를 출력한다. 센스 증폭기(11)의 출력 신호는 제 1 및 제 2 인버터(I11 및 I12)를 통해 버퍼링되어 출력된다(SAOUT).The first PMOS transistor P11 and the first sensing reference signal SAREF driven according to the sensing enable bar signal SAEB between the power supply terminal Vcc and the first node Q11, which is a sensing node of the main cell M11. Is connected to the first NMOS transistor N11. A second NMOS transistor N12 driven according to the potential of the second node Q12 is connected between the first node Q11 and the third node Q13. Meanwhile, the second PMOS transistor P12 and the second sensing reference signal SBREF are driven between the power supply terminal Vcc and the second node Q12 according to the sensing enable bar signal SAEB. Three NMOS transistors N13 are connected. A fourth NMOS transistor N14 driven according to the potential of the third node Q13 is connected between the second node Q12 and the ground terminal Vss. A sixth NMOS transistor N16 driven according to the control signal LEAK is connected between the third node Q13 and the ground terminal Vss. The fifth NMOS transistor N15 and the memory cell M11 driven according to the selection signal SEL are connected between the third node Q13 and the ground terminal Vss. The sense amplifier 11 inputs and compares the potential of the first node Q11, which is a sensing node, with the potential of the sensing node of the reference cell, and outputs the result. The output signal of the sense amplifier 11 is buffered and output through the first and second inverters I11 and I12 (SAOUT).

상기와 같이 구성된 플래쉬 메모리 셀의 센싱 회로의 구동 방법을 개략적으로 설명하면 다음과 같다.Referring to the driving method of the sensing circuit of the flash memory cell configured as described above is as follows.

센싱 인에이블 바 신호(SAEB)가 로우 상태로 인가되어 센싱 회로가 인에이블되면 도 2에 도시된 펄스 발생 회로에 의해 발생된 제어 신호(LEAK)가 하이 상태로 인가되어 제 6 NMOS 트랜지스터(N16)을 턴온시켜 제 3 노드(Q13), 즉 메모리 셀(M11)의 비트라인을 디스차지시킨다. 이때, 선택 신호(SEL)에 의해 제 5 NMOS 틀랜지스터(N15)가 턴온되어 메모리 셀(M11)이 선택되어야 한다. 그리고, 제어 신호(LEAK)가 로우 상태로 반전되어 제 6 NMOS 트랜지스터(N16)를 턴오프시키고, 계속적으로 로우 상태로 인가되는 센싱 인에이블 바 신호(SAEB)에 의해 제 1 및 제 2 PMOS 트랜지스터(P11 및 P12)가 턴온되고, 제 1 및 제 2 기준 신호(SAREF 및 SBREF)에 따라 제 1 및 제 3 NMOS 트랜지스터(N12 및 N13)가 턴온되면 전류 미러 동작에 의해 제 1 및 제 3 노드(Q11 및 Q13)로 전원이 공급된다. 이러한 전원이 공급되면 메모리 셀(M11)의 상태에 따라 제 1 노드(Q11)의 전위는 바뀌게 되고, 이러한 제 1 노드(Q11)의 전위와 상기 회로 구성과 동일한 구성을 갖는 기준 센싱 노드의 전위를 센스 증폭기(11)에서 비교하고, 그 결과를 제 1 및 제 2 인버터(I11 및 I12)를 통해 출력하게 된다.When the sensing enable bar signal SAEB is applied in the low state and the sensing circuit is enabled, the control signal LEAK generated by the pulse generation circuit shown in FIG. 2 is applied in the high state to supply the sixth NMOS transistor N16. Turn on to discharge the bit line of the third node Q13, that is, the memory cell M11. In this case, the fifth NMOS transistor N15 is turned on by the selection signal SEL to select the memory cell M11. In addition, the control signal LEAK is inverted to a low state to turn off the sixth NMOS transistor N16, and the first and second PMOS transistors are applied by the sensing enable bar signal SAEB that is continuously applied to the low state. When P11 and P12 are turned on, and the first and third NMOS transistors N12 and N13 are turned on according to the first and second reference signals SAREF and SBREF, the first and third nodes Q11 are formed by the current mirror operation. And Q13). When such power is supplied, the potential of the first node Q11 is changed according to the state of the memory cell M11, and the potential of the first node Q11 and the potential of the reference sensing node having the same configuration as that of the circuit configuration are determined. The sense amplifier 11 compares and outputs the result through the first and second inverters I11 and I12.

그런데, 메모리 셀(M11)의 상태를 센싱하기 위해 메모리 셀(M11)의 워드라인에 인가되는 전압이 느리게 올라가면 문턱 전압이 낮은 셀, 즉 프로그램되었거나 소거되지 않은 셀의 경우에는 센싱 노드의 전위가 불필요하게 높게 올라가게 되는 오버슈트(overshoot) 현상을 발생시킨다. 이로 인해 센스 증폭기는 잘못된 데이터를 출력하게 되고, 센싱 속도가 저하되게 된다.However, when the voltage applied to the word line of the memory cell M11 rises slowly to sense the state of the memory cell M11, the potential of the sensing node is unnecessary in the case of a cell having a low threshold voltage, that is, a programmed or unerased cell. It causes an overshoot phenomenon that rises very high. This causes the sense amplifier to output incorrect data and slow down the sensing speed.

상기에서 제어 신호(LEAK)는 도 2(a)에 도시된 펄스 발생 회로에 의해 발생된다. 펄스 발생 회로는 부스팅 신호(BOOST)와 이 신호가 제 1 내지 제 3 인버터(I21 내지 I23)를 통해 소정 시간 반전 지연된 신호(BOOSTDB)가 NAND 게이트(21)에 입력되어 논리 조합된 신호가 출력되고, NAND 게이트(21)의 출력 신호가 제 4 내지 제 6 인버터(I24 내지 I26)를 통해 소정 시간 반전 지연되어 제어 신호(LEAK)가 출력된다. 상기와 같은 펄스 발생 회로는 도 2(b)에 도시된 파형에 따라 구동되는데, 부스팅 신호(BOOST)와 이 신호가 소정 시간 반전 지연된 신호(BOOSTDB)가 동시에 하이 상태를 유지하는 구간에서 하이 상태의 제어 신호(LEAK)를 출력하게 된다.The control signal LEAK is generated by the pulse generation circuit shown in Fig. 2A. In the pulse generating circuit, a boosting signal BOOST and a signal BOOSTDB delayed by a predetermined time inversion through the first to third inverters I21 to I23 are input to the NAND gate 21 to output a logically combined signal. The output signal of the NAND gate 21 is inverted by a predetermined time through the fourth to sixth inverters I24 to I26 to output the control signal LEAK. The pulse generation circuit as described above is driven according to the waveform shown in FIG. 2 (b), and the boosting signal BOOST and the signal BOOSTDB which are delayed for a predetermined time are kept in a high state at the same time. The control signal LEAK is output.

본 발명의 목적은 메모리 셀의 워드라인에 인가되는 전압이 느리게 상승하더라도 메모리 셀의 상태에 따라 센싱 노드의 전위가 상승하는 것을 방지하여 센싱 오류를 방지할 수 있는 펄스 발생 회로를 제공하는데 있다.An object of the present invention is to provide a pulse generation circuit that can prevent a sensing error by preventing the potential of the sensing node from rising according to the state of the memory cell even if the voltage applied to the word line of the memory cell rises slowly.

본 발명의 다른 목적은 두 레벨의 펄스를 발생시킴으로써 센싱 회로의 메모리 셀 비트라인 전위가 과도하게 상승하는 것을 방지할 수 있는 펄스 발생 회로를 제공하는데 있다.Another object of the present invention is to provide a pulse generation circuit capable of preventing excessive rise of the memory cell bit line potential of the sensing circuit by generating two levels of pulses.

도 1은 일반적인 플래쉬 메모리 셀의 센싱 회로의 개략도.1 is a schematic diagram of a sensing circuit of a typical flash memory cell.

도 2(a) 및 도 2(b)는 종래의 플래쉬 메모리 셀의 센싱 회로에서 비트라인 디스차지 트랜지스터를 구동시키기 위한 펄스 발생 회로도 및 파형도.2A and 2B are pulse generation circuit diagrams and waveform diagrams for driving a bit line discharge transistor in a sensing circuit of a conventional flash memory cell.

도 3은 본 발명의 제 1 실시 예에 따른 펄스 발생 회로도.3 is a pulse generation circuit diagram according to a first embodiment of the present invention.

도 4는 본 발명에 따른 펄스 발생 회로의 파형도.4 is a waveform diagram of a pulse generating circuit according to the present invention;

도 5는 본 발명의 제 2 실시 예에 따른 펄스 발생 회로도.5 is a pulse generation circuit diagram according to a second embodiment of the present invention.

도 6은 본 발명의 제 3 실시 예에 따른 펄스 발생 회로도.6 is a pulse generation circuit diagram according to a third embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

I301 내지 I311 : 제 1 내지 제 11 인버터I301 to I311: first to eleventh inverters

31 : NAND 게이트P31 : PMOS 트랜지스터31: NAND gate P31: PMOS transistor

N31 : NMOS 트랜지스터N31: NMOS transistor

본 발명의 제 1 실시 예에 따른 펄스 발생 회로는 제 1 신호와 제 2 신호를 논리 조합하기 위한 논리 수단과, 상기 논리 수단의 출력 신호를 소정 시간 지연시키기 위한 지연 수단과, 상기 지연 수단의 출력 신호를 반전시켜 제어 신호를 출력하기 위한 인버팅 수단과, 상기 제어 신호를 소정 시간 반전 지연 시키기 위한 반전 지연 수단과, 상기 반전 지연 수단의 출력 신호에 따라 전원 전압을 공급하기 위한 제 1 스위칭 수단과, 상기 인버팅 수단의 출력 신호에 따라 상기 제 1 스위칭 수단을 통해 공급된 상기 전원 전압을 상기 제어 신호 출력 단자로 공급하기 위한 제 2 스위칭 수단을 포함하여 이루어진 것을 특징으로 한다.The pulse generating circuit according to the first embodiment of the present invention includes logic means for logical combination of a first signal and a second signal, delay means for delaying an output signal of the logic means for a predetermined time, and output of the delay means. Inverting means for inverting the signal and outputting a control signal, inverting delay means for delaying the control signal for a predetermined time inversion, first switching means for supplying a power supply voltage according to the output signal of the inversion delay means, and And second switching means for supplying the power supply voltage supplied through the first switching means to the control signal output terminal according to the output signal of the inverting means.

본 발명의 제 2 실시 예에 따른 펄스 발생 회로는 제 1 신호 및 제 2 신호를 논리 조합하기 위한 논리 수단과, 상기 논리 수단의 출력 신호를 반전시켜 제어 신호를 출력하기 위한 인버팅 수단과, 상기 제어 신호를 소정 시간 반전 지연시키기 위한 반전 지연 수단과, 상기 반전 지연 수단의 출력 신호에 따라 전원 전압을 상기 제어 신호 출력 단자로 공급하기 위한 스위칭 수단을 포함하여 이루어진 것을 특징으로 한다.A pulse generating circuit according to a second embodiment of the present invention includes logic means for logical combination of a first signal and a second signal, inverting means for inverting an output signal of the logic means and outputting a control signal; And switching means for supplying a power supply voltage to the control signal output terminal in accordance with the output signal of the inversion delay means.

본 발명의 제 3 실시 예에 따른 펄스 발생 회로는 제 1 신호와 제 2 신호를 논리 조합하기 위한 논리 수단과, 상기 논리 수단의 출력 신호를 반전시키기 위한 제 1 인버팅 수단과, 상기 제 1 인버팅 수단의 출력 신호를 반전시키켜 제어 신호를 출력하기 위한 제 2 인버팅 수단과, 상기 제어 신호를 소정 시간 반전 지연 시키기 위한 반전 지연 수단과, 상기 반전 지연 수단의 출력 신호에 따라 전원 전압을 공급하기 위한 제 1 스위칭 수단과, 상기 제 1 인버팅 수단의 출력 신호에 따라 상기 제 1 스위칭 수단을 통해 공급된 상기 전원 전압을 상기 제어 신호 출력 단자로 공급하기 위한 제 2 스위칭 수단을 포함하여 이루어진 것을 특징으로 한다.A pulse generating circuit according to a third embodiment of the present invention includes logic means for logical combination of a first signal and a second signal, first inverting means for inverting an output signal of the logic means, and the first in A second inverting means for inverting an output signal of the butting means to output a control signal, an inversion delay means for delaying the control signal for a predetermined time, and a power supply voltage according to the output signal of the inversion delay means And second switching means for supplying the power supply voltage supplied through the first switching means to the control signal output terminal according to the output signal of the first inverting means. It features.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

도 3은 본 발명의 제 1 실시 예에 따른 펄스 발생 회로도이다.3 is a pulse generation circuit diagram according to a first embodiment of the present invention.

부스팅 신호(BOOST)와 이 신호가 제 1 내지 제 3 인버터(I301 내지 I303)를 통해 소정 시간 반전 지연된 신호(BOOSTDB)를 NAND 게이트(31)에서 입력하고, 이들 신호를 논리 조합하여 출력한다. NAND 게이트(31)의 출력 신호는 제 4 내지 제 6 인버터(I304 내지 I306)를 통해 소정 시간 지연 및 반전되어 제어 신호(LEAK)로서 출력된다. 그리고, 전원 단자(Vcc)와 제어 신호(LEAK) 출력 단자 사이에 PMOS 트랜지스터(P31) 및 NMOS 트랜지스터(N31)가 접속된다. NMOS 트랜지스터(N31)는 제 5 인버터(I305)의 출력 신호, 즉 NAND 게이트(31)의 출력 신호가 소정 시간 지연된신호에 따라 구동된다. 또한, PMOS 트랜지스터(P31)는 제 6 인버터(I306)의 출력 신호, 즉 제어 신호(LEAK)가 제 7 내지 제 11 인버터(I307 내지 I311)를 통해 소정 시간 반전 지연된 신호에 따라 구동된다.The boost signal BOOST and the signal BOOSTDB, which are delayed by the predetermined time inversion through the first to third inverters I301 to I303, are input from the NAND gate 31, and these signals are logically combined and output. The output signal of the NAND gate 31 is delayed and inverted for a predetermined time through the fourth to sixth inverters I304 to I306 and output as the control signal LEAK. The PMOS transistor P31 and the NMOS transistor N31 are connected between the power supply terminal Vcc and the control signal LEAK output terminal. The NMOS transistor N31 is driven according to the output signal of the fifth inverter I305, that is, the signal of which the output signal of the NAND gate 31 is delayed by a predetermined time. In addition, the PMOS transistor P31 is driven according to the output signal of the sixth inverter I306, that is, the control signal LEAK is delayed by a predetermined time inversion through the seventh to eleventh inverters I307 to I311.

상기와 같이 구성되는 본 발명의 제 1 실시 예에 따른 펄스 발생 회로의 구동 방법을 도 4에 도시된 파형도를 이용하여 설명하면 다음과 같다.The driving method of the pulse generation circuit according to the first embodiment of the present invention configured as described above will be described with reference to the waveform diagram shown in FIG. 4.

부스팅 신호(BOOST)와 이 신호가 소정 시간 반전 지연된 신호(BOOSTDB)가 동시에 하이 상태를 유지하는 구간에서 NAND 게이트(31)는 로우 상태의 신호를 출력한다. 로우 상태를 유지하는 NAND 게이트(31)의 출력 신호는 제 4 내지 제 6 인버터(I304 내지 I306)를 통해 소정 시간 반전 지연되어 하이 상태의 제어 신호(LEAK)를 출력한다.The NAND gate 31 outputs a low state signal in a period in which the boosting signal BOOST and the signal BOOSTDB delayed by the predetermined time inversion are simultaneously maintained high. The output signal of the NAND gate 31 maintaining the low state is inverted by a predetermined time through the fourth to sixth inverters I304 to I306 to output the control signal LEAK in the high state.

부스팅 신호(BOOST)가 하이 상태를 유지하고, 이 신호가 소정 시간 반전 지연된 신호(BOOSTDB)가 로우 상태로 천이되면 NAND 게이트(31)는 하이 상태의 신호를 출력한다. 하이 상태를 유지하는 NAND 게이트(31)의 출력 신호는 제 4 및 제 5 인버터(I304 및 I305)를 통해 소정 시간 지연되고, 이 신호에 의해 NMOS 트랜지스터(N31)가 턴온된다. 한편, 로우 상태로 출력되는 제 6 인버터(I306)의 출력 신호는 제 7 내지 제 11 인버터(I307 및 I311)를 통해 소정 시간 반전 지연되어 PMOS 트랜지스터(P31)를 턴온시킨다. 이에 따라 전원 전압(Vcc)이 PMOS 트랜지스터(P31) 및 NMOS 트랜지스터(N31)를 통해 제어 신호(LEAK)로서 출력되는데, 제어 신호(LEAK)는 PMOS 트랜지스터(P31) 및 NMOS 트랜지스터(N31)의 문턱 전압만큼 강하되어 출력된다. 이렇게 하여 제 1 전위 및 제 2 전위의 이중 전위를 갖는 제어 신호가 출력된다.When the boosting signal BOOST remains high and the signal BOOSTDB is transitioned to a low state after a predetermined time inversion delay, the NAND gate 31 outputs a high state signal. The output signal of the NAND gate 31 which maintains the high state is delayed for a predetermined time through the fourth and fifth inverters I304 and I305, and the NMOS transistor N31 is turned on by this signal. On the other hand, the output signal of the sixth inverter I306 output in the low state is inverted by a predetermined time through the seventh to eleventh inverters I307 and I311 to turn on the PMOS transistor P31. Accordingly, the power supply voltage Vcc is output as the control signal LEAK through the PMOS transistor P31 and the NMOS transistor N31, and the control signal LEAK is the threshold voltage of the PMOS transistor P31 and the NMOS transistor N31. It drops as much as it outputs. In this way, a control signal having a double potential of the first potential and the second potential is output.

상기와 같이 제 1 전위 및 제 2 전위의 이중 전위를 갖는 제어 신호가 출력되면 도 1의 센싱 회로에서 제 1 전위에 의해 메모리 셀의 비트라인을 디스차지시켜 비트라인을 초기화시킨다. 그리고, 제 2 전위에 의해 NMOS 트랜지스터를 통하여 일종의 의사 셀 전류(pseudo cell current)를 생성시켜 하이 상태의 메모리 셀을 센싱할 경우에 발생되는 비트라인의 오버슈트 현상을 방지할 수 있다. 한편, 제 2 전위는 제 1 전위에 비해 충분히 낮기 때문에 이로 인해 발생하는 의사 셀 전류는 메모리 셀의 전류보다 작아서 센싱에 방해가 되지 않는다.When the control signal having the double potential of the first potential and the second potential is output as described above, the sensing circuit of FIG. 1 discharges the bit line of the memory cell by the first potential to initialize the bit line. In addition, a kind of pseudo cell current is generated through the NMOS transistor by the second potential to prevent overshoot of the bit line generated when the memory cell in the high state is sensed. On the other hand, since the second potential is sufficiently low compared to the first potential, the pseudo cell current generated by this is smaller than the current of the memory cell and thus does not interfere with sensing.

도 5는 본 발명의 제 2 실시 예에 따른 펄스 발생 회로도이다.5 is a pulse generation circuit diagram according to a second embodiment of the present invention.

부스팅 신호(BOOST)와 이 신호가 제 1 내지 제 5 인버터(I41 내지 I45)를 통해 소정 시간 반전 지연된 신호(BOOSTDB)를 NAND 게이트(41)에서 입력하여 논리 조합한다. NAND 게이트(41)의 출력 신호는 제 6 인버터(I46)를 통해 반전되어 제어 신호(LEAK)로서 출력된다. 그리고, 전원 단자(Vcc)와 제어 신호(LEAK)의 출력 단자 사이에 접속된 PMOS 트랜지스터(P41)는 제어 신호(LEAK)가 제 7 내지 제 9 인버터(I47 내지 I49)를 통해 소정 시간 반전 지연된 신호에 의해 구동된다.The boost signal BOOST and the signal BOOSTDB, which are delayed by the predetermined time inversion delay through the first to fifth inverters I41 to I45, are inputted from the NAND gate 41 to be logically combined. The output signal of the NAND gate 41 is inverted through the sixth inverter I46 and output as the control signal LEAK. In addition, the PMOS transistor P41 connected between the power supply terminal Vcc and the output terminal of the control signal LEAK has a signal in which the control signal LEAK is inverted for a predetermined time through the seventh to ninth inverters I47 to I49. Driven by

도 6은 본 발명의 제 3 실시 예에 따른 펄스 발생 회로도이다.6 is a pulse generation circuit diagram according to a third embodiment of the present invention.

부스팅 바 신호(BOOSTB)와 이 신호가 제 1 내지 제 3 인버터(I51 내지 I53)를 통해 소정 시간 반전 지연된 신호(BOOSTD)를 NOR 게이트(51)에서 입력하여 논리 조합한다. NOR 게이트(51)의 출력 신호는 제 4 및 제 5 인버터(I54 및 I55)를 통해 소정 시간 반전되어 제어 신호(LEAK)로서 출력된다. 그리고, 전원 단자(Vcc)와 제어 신호(LEAK) 출력 단자 사이에 PMOS 트랜지스터(P51) 및 NMOS 트랜지스터(N51)가 직렬 접속된다. NMOS 트랜지스터(N51)는 제 4 인버터(I54)의 출력 신호에 따라 구동되고, PMOS 트랜지스터(P51)는 제어 신호(LEAK)가 제 6 내지 제 8 인버터(I56 내지 I58)를 통해 소정 시간 반전 지연된 신호에 의해 구동된다.The boosting bar signal BOOSTB and the signal BOOSTD, which are delayed by a predetermined time inversion through the first to third inverters I51 to I53, are inputted from the NOR gate 51 to be logically combined. The output signal of the NOR gate 51 is inverted for a predetermined time through the fourth and fifth inverters I54 and I55 and output as the control signal LEAK. The PMOS transistor P51 and the NMOS transistor N51 are connected in series between the power supply terminal Vcc and the control signal LEAK output terminal. The NMOS transistor N51 is driven according to the output signal of the fourth inverter I54, and the PMOS transistor P51 is a signal in which the control signal LEAK is inverted for a predetermined time through the sixth to eighth inverters I56 to I58. Driven by

상술한 바와 같이 본 발명에 의하면 제 1 전위 및 제 2 전위의 이중 전위를 갖는 제어 신호를 발생시키는 펄스 발생 회로를 이용하여 센싱 회로의 메모리 셀 비트라인를 디스차지시키는 누설 트랜지스터를 구동시킴으로써 메모리 셀의 비트라인의 전위를 조절하여 센싱 노드의 오버슈트를 방지할 수 있고, 이에 따라 센싱 회로의 센싱 속도를 향상시킬 수 있다.As described above, according to the present invention, a pulse of a memory cell is driven by driving a leakage transistor that discharges a memory cell bit line of a sensing circuit using a pulse generating circuit that generates a control signal having a double potential of a first potential and a second potential. The overshoot of the sensing node can be prevented by adjusting the potential of the line, thereby improving the sensing speed of the sensing circuit.

Claims (22)

제 1 신호와 제 2 신호를 논리 조합하기 위한 논리 수단과,Logic means for logical combination of the first signal and the second signal, 상기 논리 수단의 출력 신호를 소정 시간 지연시키기 위한 지연 수단과,Delay means for delaying an output signal of the logic means for a predetermined time; 상기 지연 수단의 출력 신호를 반전시켜 제어 신호를 출력하기 위한 인버팅 수단과,Inverting means for inverting the output signal of the delay means and outputting a control signal; 상기 제어 신호를 소정 시간 반전 지연 시키기 위한 반전 지연 수단과,Inversion delay means for delaying the control signal for a predetermined time inversion delay; 상기 반전 지연 수단의 출력 신호에 따라 전원 전압을 공급하기 위한 제 1 스위칭 수단과,First switching means for supplying a power supply voltage in accordance with the output signal of the inversion delay means; 상기 인버팅 수단의 출력 신호에 따라 상기 제 1 스위칭 수단을 통해 공급된 상기 전원 전압을 상기 제어 신호 출력 단자로 공급하기 위한 제 2 스위칭 수단을 포함하여 이루어진 것을 특징으로 하는 펄스 발생 회로.And second switching means for supplying the power supply voltage supplied through the first switching means to the control signal output terminal in accordance with the output signal of the inverting means. 제 1 항에 있어서, 상기 제 2 신호는 상기 제 1 신호가 반전 지연 수단을 통해 소정 시간 반전 지연된 신호인 것을 특징으로 하는 펄스 발생 회로.2. The pulse generating circuit according to claim 1, wherein the second signal is a signal in which the first signal is inverted by a predetermined time through inversion delay means. 제 2 항에 있어서, 상기 반전 지연 수단은 다수의 인버터로 구성되는 것을 포함하는 것을 특징으로 하는 펄스 발생 회로.3. The pulse generating circuit according to claim 2, wherein said inversion delay means comprises a plurality of inverters. 제 1 항에 있어서, 상기 논리 수단은 NAND 게이트를 포함하는 것을 특징으로 하는 펄스 발생 회로.2. The pulse generating circuit according to claim 1, wherein said logic means comprises a NAND gate. 제 1 항에 있어서, 상기 지연 수단은 다수의 인버터로 구성되는 것을 포함하는 것을 특징으로 하는 펄스 발생 회로.A pulse generating circuit according to claim 1, wherein said delay means comprises a plurality of inverters. 제 1 항에 있어서, 상기 반전 지연 수단은 다수의 인버터로 구성되는 것을 포함하는 것을 특징으로 하는 펄스 발생 회로.The pulse generating circuit according to claim 1, wherein said inversion delay means comprises a plurality of inverters. 제 1 항에 있어서, 상기 제 1 스위칭 수단은 PMOS 트랜지스터인 것을 특징으로 하는 펄스 발생 회로.2. The pulse generating circuit according to claim 1, wherein said first switching means is a PMOS transistor. 제 1 항에 있어서, 상기 제 2 스위칭 수단은 NMOS 트랜지스터인 것을 특징으로 하는 펄스 발생 회로.2. The pulse generating circuit according to claim 1, wherein said second switching means is an NMOS transistor. 제 1 신호 및 제 2 신호를 논리 조합하기 위한 논리 수단과,Logic means for logical combination of the first signal and the second signal, 상기 논리 수단의 출력 신호를 반전시켜 제어 신호를 출력하기 위한 인버팅 수단과,Inverting means for outputting a control signal by inverting the output signal of the logic means; 상기 제어 신호를 소정 시간 반전 지연시키기 위한 반전 지연 수단과,Inversion delay means for delaying the control signal for a predetermined time inversion delay; 상기 반전 지연 수단의 출력 신호에 따라 전원 전압을 상기 제어 신호 출력 단자로 공급하기 위한 스위칭 수단을 포함하여 이루어진 것을 특징으로 하는 펄스 발생 회로.And switching means for supplying a power supply voltage to the control signal output terminal in accordance with the output signal of the inversion delay means. 제 9 항에 있어서, 상기 제 2 신호는 상기 제 1 신호가 반전 지연 수단에 의해 반전 지연된 신호인 것을 특징으로 하는 펄스 발생 회로.10. The pulse generating circuit according to claim 9, wherein said second signal is a signal in which said first signal is inverted and delayed by an inversion delay means. 제 10 항에 있어서, 상기 반전 지연 수단은 다수의 인버터로 구성되는 것을 포함하는 것을 특징으로 하는 펄스 발생 회로.11. The pulse generating circuit according to claim 10, wherein said inversion delay means comprises a plurality of inverters. 제 9 항에 있어서, 상기 반전 지연 수단은 다수의 인버터로 구성되는 것을 포함하는 것을 특징으로 하는 펄스 발생 회로.10. The pulse generating circuit according to claim 9, wherein said inversion delay means comprises a plurality of inverters. 제 9 항에 있어서, 상기 스위칭 수단은 PMOS 트랜지스터인 것을 특징으로 하는 펄스 발생 회로.10. The pulse generating circuit according to claim 9, wherein said switching means is a PMOS transistor. 제 1 신호와 제 2 신호를 논리 조합하기 위한 논리 수단과,Logic means for logical combination of the first signal and the second signal, 상기 논리 수단의 출력 신호를 반전시키기 위한 제 1 인버팅 수단과,First inverting means for inverting the output signal of the logic means; 상기 제 1 인버팅 수단의 출력 신호를 반전시키켜 제어 신호를 출력하기 위한 제 2 인버팅 수단과,Second inverting means for inverting the output signal of the first inverting means to output a control signal; 상기 제어 신호를 소정 시간 반전 지연시키기 위한 반전 지연 수단과,Inversion delay means for delaying the control signal for a predetermined time inversion delay; 상기 반전 지연 수단의 출력 신호에 따라 전원 전압을 공급하기 위한 제 1 스위칭 수단과,First switching means for supplying a power supply voltage in accordance with the output signal of the inversion delay means; 상기 제 1 인버팅 수단의 출력 신호에 따라 상기 제 1 스위칭 수단을 통해 공급된 상기 전원 전압을 상기 제어 신호 출력 단자로 공급하기 위한 제 2 스위칭 수단을 포함하여 이루어진 것을 특징으로 하는 펄스 발생 회로.And second switching means for supplying the power supply voltage supplied through the first switching means to the control signal output terminal in accordance with the output signal of the first inverting means. 제 14 항에 있어서, 상기 제 2 신호는 상기 제 1 신호가 반전 지연 수단을 통해 소정 시간 반전 지연된 신호인 것을 특징으로 하는 펄스 발생 회로.15. The pulse generating circuit according to claim 14, wherein said second signal is a signal in which said first signal is inverted by a predetermined time through inversion delay means. 제 15 항에 있어서, 상기 반전 지연 수단은 다수의 인버터로 구성되는 것을 포함하는 것을 특징으로 하는 펄스 발생 회로.The pulse generating circuit according to claim 15, wherein said inversion delay means comprises a plurality of inverters. 제 14 항에 있어서, 상기 논리 수단은 NOR 게이트를 포함하는 것을 특징으로 하는 펄스 발생 회로.15. The pulse generating circuit according to claim 14, wherein said logic means comprises a NOR gate. 제 14 항에 있어서, 상기 반전 지연 수단은 다수의 인버터로 구성되는 것을 포함하는 것을 특징으로 하는 펄스 발생 회로.15. The pulse generating circuit according to claim 14, wherein said inversion delay means comprises a plurality of inverters. 제 14 항에 있어서, 상기 제 1 스위칭 수단은 PMOS 트랜지스터인 것을 특징으로 하는 펄스 발생 회로.15. The pulse generating circuit according to claim 14, wherein said first switching means is a PMOS transistor. 제 14 항에 있어서, 상기 제 2 스위칭 수단은 NMOS 트랜지스터인 것을 특징으로 하는 펄스 발생 회로.15. The pulse generating circuit according to claim 14, wherein said second switching means is an NMOS transistor. 제 1 및 제 2 신호를 논리 조합하여 제 1 출력 신호를 제 1 펄스로 출력하고, 제 2 출력 신호는 제어 신호로서 출력하기 위한 논리 수단과,Logic means for logically combining the first and second signals to output the first output signal as a first pulse, and the second output signal as a control signal; 상기 제 1 펄스의 반전 지연 신호 및 상기 제어 신호에 따라 제 2 펄스를 출력하기 위한 제어 수단을 포함하여 이루어져, 제 1 전위를 갖는 상기 제 1 펄스가 출력된 후 상기 제 1 펄스의 전위가 소정 전위 이하로 하강하기 이전에 제 2 전위를 갖는 상기 제 2 펄스를 출력하는 것을 특징으로 하는 펄스 발생 회로.Control means for outputting a second pulse in accordance with the inversion delay signal of the first pulse and the control signal, wherein the potential of the first pulse is a predetermined potential after the first pulse having a first potential is output; And outputting said second pulse having a second potential before falling below. 제 1 및 제 2 신호를 논리 조합하여 제 1 펄스를 출력하기 위한 논리 수단과,Logic means for outputting a first pulse by logically combining the first and second signals, 상기 제 1 펄스의 반전 지연 신호에 따라 제 2 펄스를 출력하기 위한 제어 수단을 포함하여 이루어져, 제 1 전위를 갖는 상기 제 1 펄스가 출력된 후 상기 제 1 펄스의 전위가 소정 전위 이하로 하강하기 이전에 제 2 전위를 갖는 상기 제 2 펄스를 출력하는 것을 특징으로 하는 펄스 발생 회로.Control means for outputting a second pulse in accordance with the inversion delay signal of the first pulse, wherein the potential of the first pulse falls below a predetermined potential after the first pulse having a first potential is output; And outputting said second pulse previously having a second potential.
KR1020010036734A 2001-06-26 2001-06-26 Pulse generator KR100763071B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020010036734A KR100763071B1 (en) 2001-06-26 2001-06-26 Pulse generator

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020010036734A KR100763071B1 (en) 2001-06-26 2001-06-26 Pulse generator

Publications (2)

Publication Number Publication Date
KR20030000670A true KR20030000670A (en) 2003-01-06
KR100763071B1 KR100763071B1 (en) 2007-10-04

Family

ID=27711270

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010036734A KR100763071B1 (en) 2001-06-26 2001-06-26 Pulse generator

Country Status (1)

Country Link
KR (1) KR100763071B1 (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100706932B1 (en) * 2006-08-25 2007-04-13 주식회사 수성엔지니어링 Apparatus for inspecting bridge
US11542197B2 (en) 2019-09-09 2023-01-03 Korea Institute Of Civil Engineering And Building Technology Textile-reinforced cement composite for suppressing occurrence of slipping and crack and method of manufacturing the same

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0166829B1 (en) * 1995-08-01 1999-03-20 문정환 Pulse compression circuit
KR100207497B1 (en) * 1996-08-30 1999-07-15 윤종용 Signal generator in semiconductor device
KR20020055934A (en) * 2000-12-29 2002-07-10 박종섭 Pipe latch circuit
KR20030049359A (en) * 2001-12-14 2003-06-25 주식회사 하이닉스반도체 Variable pulse generation circuit

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100706932B1 (en) * 2006-08-25 2007-04-13 주식회사 수성엔지니어링 Apparatus for inspecting bridge
US11542197B2 (en) 2019-09-09 2023-01-03 Korea Institute Of Civil Engineering And Building Technology Textile-reinforced cement composite for suppressing occurrence of slipping and crack and method of manufacturing the same

Also Published As

Publication number Publication date
KR100763071B1 (en) 2007-10-04

Similar Documents

Publication Publication Date Title
KR0182866B1 (en) Flash memory device
US5767700A (en) Pulse signal transfer unit employing post charge logic
JP3568573B2 (en) Memory device incorporating address transition detection circuit
KR100656463B1 (en) Power-up circuit and semiconductor memory device with the same
KR0167300B1 (en) Memory address transition detection circuit
KR100763071B1 (en) Pulse generator
KR960002330B1 (en) Precharge voltage generating circuit
KR100203140B1 (en) Semiconductor storage device
US5652535A (en) Non-overlaping signal generation circuit
US6188616B1 (en) Semiconductor memory device having a compensating write pulse width in response to power supply voltage
KR100496786B1 (en) Semiconductor memory device with sub word line driver circuit
KR100204798B1 (en) Mode register
KR100271625B1 (en) Address transition synthesis circuit
KR100189742B1 (en) Level shifter
KR100335269B1 (en) Word line drive
KR100477814B1 (en) Wordline Bootstrap Circuit of Semiconductor Memory Device
KR980011454A (en) Light control circuit
KR100314734B1 (en) Control circuit for output buffer
KR100296322B1 (en) Wordline Bootstrap Circuit
KR100190759B1 (en) Word line driving circuit
KR100732253B1 (en) Boosting circuit of semiconductor apparatus
KR100347535B1 (en) Power up pulse circuit
KR0168774B1 (en) Equalizing pulse generator
KR100230374B1 (en) Sense amplifier
KR100432576B1 (en) semiconductor memory device with data output buffer circuit

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100825

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee