KR100296322B1 - Wordline Bootstrap Circuit - Google Patents
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Abstract
본 발명은 저전압으로 동작하는 플래쉬 메모리에서 읽기 동작시 일정한 시간 간견을 두고 연속적으로 더블 부트스트래핑(Double bootstrapping)을 수행함으로써, 읽기 마진(Read margin)과 속도를 개선할 수 있는 워드라인 부트스트랩 회로에 관한 것이다.The present invention provides a word line bootstrap circuit that can improve read margin and speed by continuously performing double bootstrapping with a constant time interval during a read operation in a flash memory operating at a low voltage. It is about.
본 발명은 저전위 전원전압을 사용하는 플래쉬 메모리의 읽기 동작시 로우 디코더의 출력에 따라 선택된 워드라인으로 고전압을 공급하는 워드라인 부트스트랩 회로에 있어서, 제 1 내지 제 3 클럭신호를 생성하기 위한 클럭 발생 회로와, 프리챠지 전압을 공급하는 프리챠지 회로와, 상기 클럭 발생 회로로부터 생성된 제 3 클럭신호에 따라 상기 프리챠지 회로의 출력 전압을 부트스트래핑 하기 위한 제 1 부트스트랩 수단과, 상기 클럭 발생 회로로부터 생성된 제 1 및 제 2 클럭신호와 상기 프리챠지 회로의 출력 전압에 따라 구동되는 전압 드라이버 수단과, 상기 전압 드라이버 수단의 출력 전압에 따라 출력단을 부트스트래핑 하기 위한 제 2 부트스트랩 수단과, 상기 클럭 발생 회로로부터 생성된 제 3 클럭신호에 따라 상기 출력단을 부트스트래핑 하기 위한 제 3 부트스트랩 수단과, 상기 출력단을 프리챠지 하기 위한 프리챠지 수단을 포함하여 구성된 워드라인 부트스트랩 회로를 제공한다.A word line bootstrap circuit for supplying a high voltage to a word line selected according to an output of a row decoder during a read operation of a flash memory using a low potential power supply voltage, the clock for generating first to third clock signals A generation circuit, a precharge circuit for supplying a precharge voltage, first bootstrap means for bootstrapping the output voltage of the precharge circuit according to a third clock signal generated from the clock generation circuit, and the clock generation Voltage driver means driven in accordance with the first and second clock signals generated from the circuit and the output voltage of the precharge circuit, second bootstrap means for bootstrapping the output stage in accordance with the output voltage of the voltage driver means; Bootstrapping the output stage according to a third clock signal generated from the clock generation circuit And for a third bootstrap means and pre-charging means for pre-charging the output terminal provides a word line bootstrap circuit configured.
Description
본 발명은 워드라인 부트스트랩 회로(Word line bootstrap circuit)에 관한 것으로, 특히 저전압으로 동작하는 플래쉬 메모리에서 읽기(Read) 동작시 일정한 시간 간견을 두고 연속적으로 더블 부트스트래핑(Double bootstrapping)을 수행함으로써, 읽기 마진(Read margin)과 속도를 개선할 수 있는 워드라인 부트스트랩 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a word line bootstrap circuit, and in particular, by performing double bootstrapping continuously with a certain time interval during a read operation in a flash memory operating at a low voltage. It relates to a wordline bootstrap circuit that can improve read margins and speed.
일반적으로, 저전압으로 동작하는 플래쉬 메모리에서는 읽기 동작시 속도(Speed)를 빠르게 하기 위해, 사용되는 저전위 전원전압을 그 이상으로 부트스래핑(bootstrapping) 하여 워드라인으로 공급하는 부트스트랩 회로를 사용하게 된다.In general, a flash memory that operates at a low voltage uses a bootstrap circuit that bootstraps the low potential power voltage beyond that used to supply a word line to increase the speed during a read operation. do.
종래에는 워드라인을 부트스트래핑 함에 있어, 한번의 부트스트래핑에 의해 원하는 전압 레벨을 얻게 된다. 그러나, 이러한 종래의 부트스트랩 회로는 사용되는 전원전압(Vcc)이 2V 이하의 저전압인 경우 읽기 동작에 필요한 전압을 얻기가 불가능하고, 그 이하의 전압 레벨이라 할지라도 도달하는 데 걸리는 시간 길어지게 되는 단점이 있다.Conventionally, in bootstrapping a word line, a single bootstrapping achieves a desired voltage level. However, such a conventional bootstrap circuit cannot obtain a voltage necessary for a read operation when the power supply voltage Vcc used is a low voltage of 2 V or less, and it takes longer to reach even a voltage level below that. There are disadvantages.
따라서, 본 발명은 저전압으로 동작하는 플래쉬 메모리에서 읽기 동작시 일정한 시간 간견을 두고 연속적으로 더블 부트스트래핑을 수행함으로써, 상기한 단점을 해결할 수 있는 워드라인 부트스트랩 회로를 제공하는 데 그 목적이 있다.Accordingly, an object of the present invention is to provide a word line bootstrap circuit that can solve the above disadvantages by continuously performing double bootstrapping with a constant time interval during a read operation in a flash memory operating at a low voltage.
상술한 목적을 달성하기 위한 본 발명에 따른 워드라인 부트스트랩 회로는 저전위 전원전압을 사용하는 플래쉬 메모리의 읽기 동작시 로우 디코더의 출력에 따라 선택된 워드라인으로 고전압을 공급하는 워드라인 부트스트랩 회로에 있어서, 제 1 내지 제 3 클럭신호를 생성하기 위한 클럭 발생 회로와, 프리챠지 전압을 공급하는 프리챠지 회로와, 상기 클럭 발생 회로로부터 생성된 제 3 클럭신호에 따라 상기 프리챠지 회로의 출력 전압을 부트스트래핑 하기 위한 제 1 부트스트랩 수단과, 상기 클럭 발생 회로로부터 생성된 제 1 및 제 2 클럭신호와 상기 프리챠지 회로의 출력 전압에 따라 구동되는 전압 드라이버 수단과, 상기 전압 드라이버 수단의 출력 전압에 따라 출력단을 부트스트래핑 하기 위한 제 2 부트스트랩 수단과, 상기 클럭 발생 회로로부터 생성된 제 3 클럭신호에 따라 상기 출력단을 부트스트래핑 하기 위한 제 3 부트스트랩 수단과, 상기 출력단을 프리챠지 하기 위한 프리챠지 수단을 포함하여 구성된 것을 특징으로 한다.The word line bootstrap circuit according to the present invention for achieving the above object is a word line bootstrap circuit for supplying a high voltage to the selected word line according to the output of the row decoder during the read operation of the flash memory using a low potential power supply voltage The output voltage of the precharge circuit may be configured according to a clock generation circuit for generating first to third clock signals, a precharge circuit for supplying a precharge voltage, and a third clock signal generated from the clock generation circuit. A first bootstrap means for bootstrapping, a voltage driver means driven according to the first and second clock signals generated from the clock generation circuit and an output voltage of the precharge circuit, and an output voltage of the voltage driver means. Second bootstrap means for bootstrapping the output stage accordingly; And third bootstrap means for bootstrapping the output stage according to the generated third clock signal, and precharge means for precharging the output stage.
본 발명은 저전압으로 동작하는 플래쉬 메모리에서 읽기 동작시 부트스트랩 회로를 사용할 때, 부트스트래핑이 요구되는 노드에 2개의 부트스트랩 캐패시터를 접속하고, 상기 부트스트랩 캐패시터 각각을 일정한 시간 간격을 두고 연속적으로 부트스트래핑을 수행하게 된다. 이때, 상기 첫 번째 부트스트랩 캐패시터가 두 번째 부트스트랩 캐패시터의 부트스트래핑 동작시 부하 캐패시턴스로 작용하지 않도록 출력이 플로팅(Floating) 되도록 함으로써, 스위칭 회로를 사용하지 않고도 효율적인 부트스트래핑 동작을 수행할 수 있게 된다.According to the present invention, when using a bootstrap circuit during a read operation in a flash memory operating at a low voltage, two bootstrap capacitors are connected to a node requiring bootstrapping, and each of the bootstrap capacitors is continuously booted at a predetermined time interval. Strapping is performed. At this time, the output is floating so that the first bootstrap capacitor does not act as a load capacitance during the bootstrapping operation of the second bootstrap capacitor, thereby enabling efficient bootstrapping operation without using a switching circuit. .
도 1은 본 발명에 따른 워드라인 부트스트랩 회로도.1 is a wordline bootstrap circuit diagram in accordance with the present invention;
도 2는 본 발명에 따른 워드라인 부트스트랩 회로를 설명하기 위해 도시한 입출력 파형도.2 is an input and output waveform diagram illustrating a word line bootstrap circuit according to the present invention;
도 3은 본 발명에 따른 워드라인 부트스트랩 회로의 시뮬레이션 결과 파형도.3 is a waveform diagram of a simulation result of a wordline bootstrap circuit in accordance with the present invention;
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
1: 클럭 발생 회로 2: 프리챠지 회로1: clock generation circuit 2: precharge circuit
3: 서브-어레이 스위칭 수단 4: VPPX 전압 스위칭 수단3: sub-array switching means 4: VPPX voltage switching means
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
도 1은 본 발명에 따른 워드라인 부트스트랩 회로도이다.1 is a wordline bootstrap circuit diagram in accordance with the present invention.
서브-어레이 스위칭 수단(3), VPPX 전압 스위칭 수단(4) 및 부하 캐패시터(CL)에 의해 출력단은 프리 챠지(Pre charge) 된다. 상기 출력단에는 제 1 및 제 2 부트스트랩 캐패시터(CB1및 CB2)가 접속된다. 클럭 발생 회로(1)에서는 제 1 내지 제 3 클럭신호(CK1 내지 CK3)를 생성하게 된다. 전압 드라이버 수단(5)은 상기 클럭 발생 회로(1)에서 생성된 제 1 및 제 2 클럭신호(CK1 및 CK2)에 따라 상기 제 1 캐패시터(CB1)를 구동시켜 챠지 펌핑을 수행하게 된다. 상기 제 2 부트스트랩 캐패시터(CB2)는 인버터(I2)를 경유한 상기 제 3 클럭신호(CK3)에 의해 부트스트랩핑 된다.The output stage is precharged by the sub-array switching means 3, the VPPX voltage switching means 4 and the load capacitor C L. First and second bootstrap capacitors C B1 and C B2 are connected to the output terminal. The clock generation circuit 1 generates the first to third clock signals CK1 to CK3. The voltage driver means 5 drives the first capacitor C B1 according to the first and second clock signals CK1 and CK2 generated by the clock generation circuit 1 to perform charge pumping. The second bootstrap capacitor C B2 is bootstrapped by the third clock signal CK3 via the inverter I2.
상기 제 1 부트스트랩 캐패시터(CB1)를 구동시키기 위한 전압 드라이버 수단(5)은 전원단자(Vcc) 및 접지단자(Vss)간에 상기 제 1 클럭신호(CK1)를 각각 입력으로 하는 풀업 및 풀다운 트랜지스터인 제 1 PMOS 및 제 1 NMOS 트랜지스터(P1 및 N1)가 직렬로 접속되고, 상기 제 1 PMOS 및 제 1 NMOS 트랜지스터(P1 및 N1)간에는 프리챠지 회로(2)의 출력 전압 및 인버터(I1)를 경유한 상기 제 2 클럭신호(CK2)가 제 3 캐패시터(CB3)를 구동시켜 챠지 펌핑된 전압을 입력으로 하는 제 2 NMOS 트랜지스터(N2)가 접속된다.The voltage driver means 5 for driving the first bootstrap capacitor C B1 is a pull-up and pull-down transistor for inputting the first clock signal CK1 between a power supply terminal Vcc and a ground terminal Vss, respectively. The first PMOS and the first NMOS transistors P1 and N1 are connected in series, and the output voltage of the precharge circuit 2 and the inverter I1 are connected between the first PMOS and the first NMOS transistors P1 and N1. A second NMOS transistor N2 is connected to which the second clock signal CK2 via which drives the third capacitor C B3 is input as a charge-pumped voltage.
상술한 바와 같이 구성된 본 발명에 따른 워드라인 부트스트랩 회로의 동작을 설명하면 다음과 같다.Referring to the operation of the word line bootstrap circuit according to the present invention configured as described above are as follows.
먼저, 부트스트랩 노드인 제 1 노드(K1)는 초기에 프리챠지 회로(2)에 의해 Vcc 전압 레벨까지 프리챠지 되어 있다가 제 1 클럭신호(CK1)에 의해 일차적으로 부트스트래핑이 일어나게 된다. 이때, 부트스트래핑 레벨은 이론적으로 3.6V를 넘을 수 없게 된다. 그러나, 플래쉬 메모리에 있어서 적절한 읽기 동작 마진을 확보하기 위해서는 최대 소거 문턱전압(Maximum erase Vt)이 약 2V 전압 수준이며, 최소 프로그램 문턱전압(Mimum program Vt)은 5.5V로 되어야 한다. 따라서, 읽기 동작시 원하는 속도(Speed)를 얻기 위하여 워드라인에 인가되어야 할 최소한의 전압을 4V로 설정하였다. 이때, 기존의 싱글 부트스트래핑(Single bootstrapping) 회로의 경우, 이론적인 최대 전압이 3.6V 이므로, 상승 시간(Rising time)이 매우 느리게 된다. 그러나, 본 발명에서 사용한 캐패시턴스의 비에 의하면 첫 번째 클럭 발생에 의해 2.7V 전압 즉, 150%의 부트스트래핑이 발생되도록 하였다. 이때, 로드 캐패시터(CL)와 두 번째 클럭 발생을 위한 제 2 캐패시터(CB2)의 합이 바로 챠지 분배(Charge sharing) 대상의 캐패시턴스가 된다. 한편, 첫 번째 클럭 발생시 턴온된 제 1 PMOS 트랜지스터(P1)와 출력단 사이에 위치한 제 2 NMOS 트랜지스터(N2)의 게이트는 프리챠지 회로에 의해 전원전압(Vcc)으로 충전되게 된다. 따라서, 첫 번째 클럭 발생에 사용되는 전압 드라이버 회로(5)의 출력 노드인 제 1 노드(K1)의 전압은 Vcc-Vtn으로 된다. 이러한, 문턱전압(Vtn)의 드롭(Drop) 현상을 보상하기 위해 상기 제 2 NMOS 트랜지스터(N2)의 게이트 전압을 부트스트래핑 하였다. 이때, 상기 제 2 NMOS 트랜지스터(N2)의 게이트 전압이 전원전압(Vcc)보다 훨씬 높게 되어 전압 드라이버 회로(5)의 출력 노드인 제 1 노드(K1)로 최대 전원전압(Full Vcc)을 공급할 수 있게 된다. 따라서, 부트스트래핑 효율이 떨어지는 것을 방지할 수 있을 뿐만 아니라 제 2 부트스트래핑이 일어날 때는 다시 전원전압(Vcc) 레벨까지 떨어지게 함으로써, 제 2 부트스트랩 캐패시터(CB2)에서의 로딩 캐패시턴스 중에서 제 1 부트스트랩 캐패시터(CB1)의 로딩 캐패시턴스를 없애주기 위한 것이다. 왜냐하면, 제 1 노드(K1)가 전원전압(Vcc) 레벨로 복원되면, 상기 제 1 NMOS 트랜지스터(N1)의 게이트 소오스간 전압(Vgs)이 0V 전압으로 되어 차단되고, 또한, 상기 제 1 NMOS 트랜지스터(N1)가 차단되어 있으므로, 결국 제 1 노드(K1)가 플로팅(Floating) 되기 때문이다. 즉, 도 3에 나타낸 바와 같이 상기 제 1 노드(K1)는 두 번째 부트스트래핑이 일어날 때 발생되는 전압 ΔV 만큼 커플링이 일어나게 됨을 알 수 있다. 그러므로, 상기 제 2 부트스트랩 캐패시터(CB2)의 로딩 캐패시턴스를 줄여 상기 제 2 부트스트랩 캐패시터(CB2)의 캐패시턴스 또한 줄일 수 있게 된다.First, the first node K1, which is a bootstrap node, is initially precharged to the Vcc voltage level by the precharge circuit 2, and then bootstrapping occurs primarily by the first clock signal CK1. At this time, the bootstrapping level cannot theoretically exceed 3.6V. However, in order to secure an appropriate read operation margin in the flash memory, the maximum erase threshold voltage (Maximum erase Vt) is about 2V voltage level, the minimum program threshold voltage (Mimum program Vt) should be 5.5V. Therefore, in order to obtain a desired speed during a read operation, the minimum voltage to be applied to the word line is set to 4V. At this time, in the conventional single bootstrapping circuit, since the theoretical maximum voltage is 3.6V, the rising time becomes very slow. However, according to the capacitance ratio used in the present invention, the bootstrapping of 2.7V, that is, 150%, is generated by the first clock generation. At this time, the sum of the load capacitor C L and the second capacitor C B2 for generating the second clock becomes the capacitance of the charge sharing object. Meanwhile, the gate of the second NMOS transistor N2 positioned between the first PMOS transistor P1 and the output terminal turned on when the first clock is generated is charged to the power supply voltage Vcc by the precharge circuit. Therefore, the voltage of the first node K1, which is the output node of the voltage driver circuit 5 used for the first clock generation, becomes Vcc-Vtn. In order to compensate for the drop phenomenon of the threshold voltage Vtn, the gate voltage of the second NMOS transistor N2 is bootstrapped. At this time, the gate voltage of the second NMOS transistor N2 is much higher than the power supply voltage Vcc so that the maximum power supply voltage Full Vcc can be supplied to the first node K1 which is an output node of the voltage driver circuit 5. Will be. Accordingly, not only the bootstrapping efficiency may be prevented from dropping, but also when the second bootstrapping occurs, the voltage is dropped back to the power supply voltage Vcc level, whereby the first bootstrap among the loading capacitances of the second bootstrap capacitor C B2 is obtained. This is to eliminate the loading capacitance of the capacitor C B1 . Because, when the first node K1 is restored to the power supply voltage Vcc level, the gate source voltage Vgs of the first NMOS transistor N1 becomes a 0V voltage and is cut off, and the first NMOS transistor This is because the first node K1 eventually floats because N1 is blocked. That is, as shown in FIG. 3, the first node K1 may know that coupling occurs as much as the voltage ΔV generated when the second bootstrapping occurs. Therefore, the second boot strap capacitor thereby reducing the loading capacitance (C B2) also reduces the capacitance of the second bootstrap capacitor (C B2).
그러므로, 두 번째 부트스트래핑시에는 첫 번째 부트스트래핑 레벨인 2.7V의 전압으로부터 4.1V의 전압으로 상승되게 된다.Therefore, during the second bootstrapping, the first bootstrapping level is increased from the voltage of 2.7V to the voltage of 4.1V.
도 2는 본 발명에 따른 워드라인 부트스트랩 회로를 설명하기 위해 도시한 입출력 파형도로서, 클럭 발생 회로로부터 출력되는 제 1 내지 제 3 클럭신호(CK1 내지 CK3)에 따라 워드라인(W/L) 전압이 연속적으로 부트스트래핑 됨을 알 수 있다.FIG. 2 is an input / output waveform diagram illustrating a word line bootstrap circuit according to the present invention. The word line W / L is based on the first to third clock signals CK1 to CK3 output from the clock generation circuit. It can be seen that the voltage is bootstrapped continuously.
상술한 바와 같이 본 발명에 의하면 저전압으로 동작하는 플래쉬 메모리에서 읽기 동작시 일정한 시간 간견을 두고 연속적으로 더블 부트스트래핑을 수행함으로써, 읽기 마진과 속도를 개선할 수 있는 탁월한 효과가 있다.As described above, according to the present invention, by performing a double bootstrapping continuously with a certain time interval during a read operation in a flash memory operating at a low voltage, there is an excellent effect that can improve the read margin and speed.
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980061413A KR100296322B1 (en) | 1998-12-30 | 1998-12-30 | Wordline Bootstrap Circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980061413A KR100296322B1 (en) | 1998-12-30 | 1998-12-30 | Wordline Bootstrap Circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000044910A KR20000044910A (en) | 2000-07-15 |
| KR100296322B1 true KR100296322B1 (en) | 2001-08-07 |
Family
ID=19568165
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980061413A KR100296322B1 (en) | 1998-12-30 | 1998-12-30 | Wordline Bootstrap Circuit |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100296322B1 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100696958B1 (en) * | 2005-04-29 | 2007-03-20 | 주식회사 하이닉스반도체 | Internal voltage generating circuit |
| KR100725980B1 (en) | 2005-07-23 | 2007-06-08 | 삼성전자주식회사 | Memory device and method for improving reading speed of data stored non-volatile memory |
-
1998
- 1998-12-30 KR KR1019980061413A patent/KR100296322B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000044910A (en) | 2000-07-15 |
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