KR100301820B1 - Sense amplifier - Google Patents
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Abstract
본 발명은 저전력 센스 앰프에 관한 것으로, 제 2 센스 앰프 인에이블 신호에 따라 동작하는 커런트 미러형 센스 앰프를 포함하고 상기 센스 앰프의 출력을 딜레이시키는 제 1 딜레이부와, 상기 센스 앰프 출력을 딜레이시킨 신호와 제 1 센스 앰프 인에이블 신호를 딜레이시킨 신호를 조합하는 제 2 딜레이부와, 상기 제 1, 2 딜레이부의 출력 신호를 조합하는 제 3 딜레이부와, 상기 제 3 딜레이부의 출력 신호와 상기 제 1 센스 앰프 인에이블 신호에 의해 선택적으로 상기 센스 앰프를 디저블시키는 센스 앰프 인에이블부와, 상기 센스 앰프 인에이블부의 출력신호를 입력받는 전달 게이트와, 상기 센스 앰프의 출력을 반전시키는 CMOS 인버터와, 상기 CMOS 인버터의 출력을 저장하는 래치부를 포함하여 이루어진다.The present invention relates to a low power sense amplifier, comprising: a first delay unit for delaying the output of the sense amplifier, including a current mirror type sense amplifier operating according to a second sense amplifier enable signal, and delaying the sense amplifier output. A second delay unit for combining a signal and a signal obtained by delaying the first sense amplifier enable signal, a third delay unit for combining output signals of the first and second delay units, an output signal of the third delay unit, and the first delay unit; A sense amplifier enable unit for selectively disabling the sense amplifier by a sense amplifier enable signal, a transfer gate for receiving an output signal of the sense amplifier enable unit, a CMOS inverter for inverting the output of the sense amplifier; And a latch unit for storing the output of the CMOS inverter.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 소모 전력을 감소시키는데 적당한 센스 앰프(Sense Amplifier)에 관한 것이다.TECHNICAL FIELD The present invention relates to semiconductor devices, and in particular, to a sense amplifier suitable for reducing power consumption.
일반적으로 메모리 셀에 저장된 데이터를 정확하게 감지하고 증폭하여 그 값을 외부에 연결 시켜 주는 센스 앰프(Sense Amplifier;SA)는 DRAM의 중요한 회로 중의 하나이다.In general, a sense amplifier (SA) that detects and amplifies data stored in a memory cell and connects the value to an external device is one of the important circuits of a DRAM.
따라서 DRAM의 용량이 증가할수록 센스 앰프의 감도(sensitivity)는 더욱 향상되어야 하고, 그 동작 속도는 감도 및 소비 전력과 밀접한 관계가 있다.Therefore, as the capacity of the DRAM increases, the sensitivity of the sense amplifier should be further improved, and its operation speed is closely related to the sensitivity and power consumption.
그리고 동작 속도가 빨라지면 감도가 나빠지며 소모전력도 증가하므로, 센싱 증폭 동작시에만 전류 경로를 형성하는 동적(dynamic) 회로를 사용함으로써 소모전력을 감소시킨다.In addition, as the operation speed increases, the sensitivity decreases and the power consumption increases, thereby reducing the power consumption by using a dynamic circuit that forms a current path only during the sensing amplification operation.
즉 데이터 버스 센스 앰프(Data Bus SA;이하 'DBSA')에 있어서, DB(Data Bus) 라인과 RD(Read Data) 라인은 길이가 길어 기생 캐패시턴스가 크고 이에 따라 데이터의 전송이 늦어지므로, 동적 회로 개념을 도입하여 DB 라인을 미리 VCC 또는 일정한 전압으로 프리차아지(precharge)하여 전송시간을 줄여 주고 전력소모도 감소시킨다.In other words, in a data bus sense amplifier ("DBSA"), the DB (Data Bus) line and the RD (Read Data) line have a long length, so the parasitic capacitance is large, and accordingly, data transmission is delayed. By introducing the concept, the DB line is precharged to VCC or constant voltage in advance to reduce the transmission time and reduce the power consumption.
이를 위해서는 외부 Y-어드레스가 입력되면 이 사실을 감지하여 입력된 Y-어드레스에 의해 비트 라인의 데이터가 DB 라인으로 전송되기 전에 DB 라인을 프리차아지한다.To this end, when an external Y-address is input, this fact is detected and the DB line is precharged before the data of the bit line is transferred to the DB line by the input Y-address.
예를 들면 DB 라인을 VCC/2로 프리차아지하면 새로운 데이터에 의해 VCC/2만큼만 충방전하면 되므로 보다 고속으로 동작한다.For example, if the DB line is precharged to VCC / 2, only the VCC / 2 needs to be charged and discharged by new data, thereby operating at higher speed.
한편 로우 어드레스신호를 고정하고 컬럼 어드레스만을 변화시켜줌에 따라 비트 라인에 실려 있는 셀 데이터가 순차적으로 출력할 경우, 어드레스 입력에 동기되어 데이터의 전송 및 관련 회로의 활성화를 제어하는 신호 예를 들면 /CAS 신호가 필요하다.On the other hand, when the cell data contained in the bit line is sequentially output as the row address signal is fixed and only the column address is changed, a signal for controlling data transfer and activation of the associated circuit in synchronization with the address input, for example, / CAS I need a signal.
그러나 /CAS(Coloum Address Strobe) 신호 대신 ATD(Address Transiton Detection)신호를 발생시키어 각종 제어 신호로 사용한다.However, instead of the / CAS (Coloum Address Strobe) signal, ATD (Address Transiton Detection) signal is generated and used as various control signals.
이와 같은 ATD 신호는 DBSA가 DB 라인의 전압을 증폭하는데 필요한 시간 동안에만 동작되도록 하여 불필요한 전류 소모를 줄이는데도 이용될 수 있다.This ATD signal can also be used to reduce unnecessary current consumption by allowing the DBSA to operate only for the time required to amplify the voltage on the DB line.
한편 DRAM내의 DBSA의 수가 증가하고 고속 페이지 모드(fast page mode)에서는 DBSA의 사용 빈도가 증가하므로 DBSA 자체의 소모 전류를 가능한 한 감소시키어 저전력화를 도모하여야 한다.On the other hand, as the number of DBSAs in DRAM increases and the frequency of use of DBSAs increases in fast page mode, the power consumption of the DBSA itself should be reduced as much as possible to achieve low power consumption.
이하 첨부도면을 참조하여 종래기술의 센스 앰프에 대해 설명하면 다음과 같다.Hereinafter, a sense amplifier of the related art will be described with reference to the accompanying drawings.
도 1 은 종래기술의 센스 앰프를 나타낸 회로도로서, 커런트 미러형 차동 증폭 회로(current mirror differential amplifier)를 이용한 센스 앰프를 도시하고 있다.Fig. 1 is a circuit diagram showing a sense amplifier of the prior art, which shows a sense amplifier using a current mirror differential amplifier.
즉 전류공급원인 커런트 미러를 구성하는 제 1, 2 PMOS(1,2)와 서로 위상이 다른 동일 레벨의 데이터(D,/D)를 입력으로 공급받는 제 1, 2 NMOS(3,4)로 구성된 차동 증폭부(5)와, 센스 앰프 인에이블 신호(SENH)를 입력받아 상기 차동 증폭부 (5)를 동작하게 하는 스위칭 역할을 하는 동시에 항상 일정량의 전류를 흐르게 하는 제 3 NMOS(6)와, 상기 차동 증폭부(5)의 출력을 반전시키는 CMOS 인버터(7)와, 상기 센스앰프 인에이블 신호(SENH)에 따라 선택적으로 상기 CMOS 인버터(7)를 구동시키는 CMOS 전달 게이트(8)로 구성된다.That is, the first and second PMOSs 1 and 2 constituting the current mirror as a current source and the first and second NMOSs 3 and 4 that receive data D, / D of the same level different from each other as input. A third NMOS 6 which receives the configured differential amplifier 5 and the sense amplifier enable signal SENH and acts as a switching for operating the differential amplifier 5, and always flows a certain amount of current; And a CMOS inverter 7 for inverting the output of the differential amplifier 5 and a CMOS transfer gate 8 for selectively driving the CMOS inverter 7 according to the sense amplifier enable signal SENH. do.
이와 같은 종래기술의 센스 앰프에 대해 첨부도면 도 2 를 참조하여 자세히 설명하면 다음과 같다.Such a conventional sense amplifier will be described in detail with reference to FIG. 2 as follows.
도 2 는 도 1 에 따른 출력 타이밍도로서, 셀(cell)로부터 출력된 데이터, /데이터(이하 'D, /D')를 센싱 증폭함에 있어서, 어드레스(address)가 변화될 때마다 발생되는 어드레스 트랜지션 디텍션(Address transition detection;ATD 이하 'ATD' 라 함)신호를 조합하여 ATD_SUM 신호를 발생한다.FIG. 2 is an output timing diagram according to FIG. 1. In the sensing and amplification of data output from a cell and / data (hereinafter 'D, / D'), an address generated whenever an address is changed. The ATD_SUM signal is generated by combining a transition detection (Address transition detection (ATD) signal).
여기서 상기 ATD_SUM 신호는 로우 레벨을 나타낸다.Here, the ATD_SUM signal represents a low level.
그리고 상기 ATD 신호는 DB 센스 앰프(DB Sense Amplifier;이하 DBSA)가 DB 라인의 전압을 증폭하는데 필요한 시간 동안에만 동작되도록 하여 불필요한 전류 소모를 줄인다.The ATD signal reduces the unnecessary current consumption by allowing the DB Sense Amplifier (DBSA) to operate only for the time required to amplify the voltage of the DB line.
이어 상기 ATD_SUM 신호와 셀 어레이 블록(cell array block)을 선택하는 어드레스 신호의 조합으로 센스 앰프 구동 신호(SENH)를 발생한다.(9)Next, a sense amplifier driving signal SENH is generated by a combination of the ATD_SUM signal and an address signal for selecting a cell array block.
이어 상기 센스 앰프 구동신호(SENH)가 로우(low)에서 하이(high)로 트랜지션(transition)하면 제 3 NMOS(6)는 턴온되어 상기 차동 증폭부(5)를 구동한다.Subsequently, when the sense amplifier driving signal SENH transitions from low to high, the third NMOS 6 is turned on to drive the differential amplifier 5.
즉 상기 차동 증폭부(5)는 두 입력 D, /D 을 입력받아 그 전위차만큼 차동 증폭한다.That is, the differential amplifier 5 receives two inputs D and / D and differentially amplifies them by their potential difference.
이어 상기 차동 증폭부(5)의 증폭 동작에 의해 D,/D 라인 사이의 전위차 (△V)를 차동 증폭하여 출력된 센스 앰프 출력 신호(이하 'SO')는 데이터 출력 단자(DO)에 전달되기 전에 CMOS 인버터(7)에 입력된다.Subsequently, the amplification operation of the differential amplifier 5 differentially amplifies the potential difference ΔV between the D and / D lines and outputs a sense amplifier output signal (hereinafter referred to as “S O ”) to the data output terminal D O. It is input to the CMOS inverter 7 before being transferred to it.
이 때 상기 ATD_SUM 신호가 로우인 동안 출력 데이터(이하 DO)는레벨 근사값이 되도록 레벨 쉬프팅된다.At this time, while the ATD_SUM signal is low, output data (hereinafter referred to as D O ) is Level shifted to a level approximation.
이로 인해 상기 센스 앰프 구동 신호(SENH)가 인에이블된 후, DO신호가 발생되기까지 시간이 빠르게 된다.As a result, after the sense amplifier driving signal SENH is enabled, the time until the D O signal is generated is increased.
이어 상기 ATD 신호로부터 생성되는 SENH 신호를 이용하여 CMOS 전달 게이트 (8)를 구동하므로써 내부 출력(SO) 및 최종 출력 라인(DO)들을 이퀄라이즈시킨다.Following internal output (S O) and the final output line (D O) By driving the CMOS transmission gate (8) using the SENH signal generated from the ATD signal to rise equal.
이는 읽기(read) 동작시 데이터의 전송이 고속으로 이루어지고 원하는 데이터가 DBSA 에 입력되기 전에 입력되는 불필요한 데이터를 제거하기 위함이다.This is for data transmission at high speed during read operation and to remove unnecessary data that is input before the desired data is input to DBSA.
이와 같이 VCC, VCC-△V 레벨의 값을 갖는 D, /D는 셀로부터 컬럼 선택 (coloum select)을 통해서 DBSA 에 전달되고, 상기 DBSA 에서 하이나 로우로 증폭되어 데이터(DO)를 출력한다.As such, D and / D having values of VCC and VCC-ΔV levels are transferred from the cell to the DBSA through column selection, and are amplified high or low in the DBSA to output data D O. .
그러나 상기와 같은 종래기술의 센스앰프는 센스 앰프 구동 신호(SENH)가 하이인 동안 센스 앰프 회로에서 많은 전류를 소모하므로 칩 전체의 동작 전류가 증가하는 문제점이 있다.However, the sense amplifier of the related art as described above consumes a large amount of current in the sense amplifier circuit while the sense amplifier driving signal SENH is high, thereby increasing the operating current of the entire chip.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로, 특히 센스 앰프 동작시 전류 경로를 차단시키어 소비 전력을 감소시키는데 그 목적이 있다.The present invention has been made to solve the above problems, and an object of the present invention is to reduce power consumption by blocking a current path during the operation of a sense amplifier.
도 1 은 종래기술의 커런트 미러형 센스앰프 회로도1 is a current mirror type sense amplifier circuit diagram of the prior art;
도 2 는 도 1 에 따른 출력 타이밍도2 is an output timing diagram according to FIG. 1.
도 3 은 본 발명에 따른 센스 앰프 회로도3 is a sense amplifier circuit diagram according to the present invention.
도 4 는 도 3 에 따른 출력 타이밍도4 is an output timing diagram according to FIG. 3.
도 5a 내지 도 5b 는 도 4 에 따른 I(VSS)의 변화를 나타낸 그래프.5a to 5b are graphs showing the change in I (VSS) according to FIG.
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
100 : 커런트 미러형 센스 앰프 101 : 제 1 딜레이부100: current mirror type sense amplifier 101: first delay unit
102 : 제 2 딜레이부 103 : 제 3 딜레이부102: second delay unit 103: third delay unit
104 : 센스 앰프 인에이블부 105 : CMOS 인버터104: sense amplifier enable part 105: CMOS inverter
106 : CMOS 전달 게이트 107 : 래치부106: CMOS transfer gate 107: Latch portion
상기의 목적을 달성하기 위한 본 발명에 따른 센스 앰프는 제 2 센스 앰프 인에이블 신호에 따라 동작하는 커런트 미러형 센스 앰프를 포함하고 상기 센스 앰프의 출력을 딜레이시키는 제 1 딜레이부와, 상기 센스 앰프 출력을 딜레이시킨 신호와 제 1 센스 앰프 인에이블 신호를 딜레이시킨 신호를 조합하는 제 2 딜레이부와, 상기 제 1, 2 딜레이부의 출력 신호를 조합하는 제 3 딜레이부와, 상기 제 3 딜레이부의 출력 신호와 상기 제 1 센스 앰프 인에이블 신호에 의해 선택적으로 상기 센스 앰프를 디저블시키는 센스 앰프 인에이블부와, 상기 센스 앰프 인에이블부의 출력신호를 입력받는 전달 게이트와, 상기 센스 앰프의 출력을 반전시키는 CMOS 인버터와, 상기 CMOS 인버터의 출력을 저장하는 래치부를 포함하여 이루어짐을 특징으로 한다.According to an aspect of the present invention, a sense amplifier includes a first delay unit configured to delay an output of the sense amplifier, including a current mirror type sense amplifier operating according to a second sense amplifier enable signal, and the sense amplifier. A second delay unit for combining the output delayed signal and the first sense amplifier enable signal delayed signal, a third delay unit for combining the output signals of the first and second delay units, and an output of the third delay unit. A sense amplifier enable unit for selectively disabling the sense amplifier by a signal and the first sense amplifier enable signal, a transfer gate for receiving an output signal of the sense amplifier enable unit, and an output of the sense amplifier And a latch unit for storing an output of the CMOS inverter.
이하 본 발명에 따른 센스 앰프에 대해 첨부도면을 참조하여 자세히 설명하면 다음과 같다.Hereinafter, the sense amplifier according to the present invention will be described in detail with reference to the accompanying drawings.
도 3 은 본 발명에 따른 센스 앰프의 구성 회로도이다.3 is a configuration circuit diagram of a sense amplifier according to the present invention.
즉 본 발명에 따른 센스 앰프는 입력 데이터(D,/D)를 차동 증폭하는 커런트 미러형 센스 앰프(100)와, 상기 센스 앰프(100)의 출력(SO)과 그 출력의 딜레이 (delay)를 조합하는 제 1 딜레이부(101)와, 상기 센스 앰프(100)의 출력의 딜레이와 제 1 센스 앰프 인에이블 신호(SENH)의 딜레이을 조합하는 제 2 딜레이부(102)와, 상기 제 1, 2 딜레이부(101,102)의 딜레이를 조합하는 제 3 딜레이부(103)와, 상기 제 3 딜레이부(103)의 출력과 제 1 센스 앰프 인에이블 신호를 조합하는 센스 앰프 인에이블부(104)와, 상기 센스 앰프 인에이블부(104)의 출력신호인 제 2 센스앰프 인에이블 신호(SAEN)를 입력받는 CMOS 전달 게이트 (105)와, 상기 센스 앰프 (100)의 출력을 반전시키는 CMOS 인버터(106)와, 상기 CMOS 인버터(106)의 출력을 저장하는 래치부(107)를 포함하여 구성된다.That is the sense amplifier output data (D, / D), an output (S O) and delay (delay) of the output of the current mirror type sense amplifier 100, the sense amplifier 100 to the differential amplifier according to the invention A second delay unit (101) combining the first delay unit (101), a delay of the output of the sense amplifier (100) and a delay of the first sense amplifier enable signal (SENH), and the first, A third delay unit 103 for combining the delays of the two delay units 101 and 102, a sense amplifier enable unit 104 for combining the output of the third delay unit 103 and the first sense amplifier enable signal; A CMOS transfer gate 105 for receiving a second sense amplifier enable signal SAEN, which is an output signal of the sense amplifier enable unit 104, and a CMOS inverter 106 for inverting the output of the sense amplifier 100. ) And a latch unit 107 for storing the output of the CMOS inverter 106.
여기서 상기 커런트 미러형 센스 앰프(100)는 전류공급원인 커런트 미러를 구성하는 제 1, 2 PMOS(31,32)와 서로 위상이 다른 동일 레벨의 데이터(D,/D)를 입력으로 공급받는 제 1, 2 NMOS(33,34)로 구성된 차동 증폭부(30)와, 제 2 센스 앰프 인에이블 신호(SAEN)를 입력받아 상기 센스 앰프(100)를 동작하게 하는 스위칭 역할을 하는 동시에 항상 일정량의 전류를 흐르게 하는 제 3 NMOS(35)로 구성된다.Here, the current mirror type sense amplifier 100 receives first and second PMOSs 31 and 32 constituting a current mirror as a current supply source, and receives data (D, / D) of the same level different from each other as an input. A differential amplifier 30 composed of 1 and 2 NMOSs 33 and 34, and a second sense amplifier enable signal SAEN are input to operate the sense amplifier 100, and at the same time always provide a certain amount of switching. And a third NMOS 35 through which current flows.
그리고 상기 제 1 딜레이부(101)는 상기 센스 앰프(100)의 출력신호(SO)와 그 딜레이된 신호(36)를 두 입력으로 하는 NOR 게이트(37)와, 상기 NOR 게이트(37)의 출력을 반전시키는 인버터(INV 1)로 구성된다.The first delay unit 101 includes a NOR gate 37 having two inputs of the output signal S O of the sense amplifier 100 and the delayed signal 36, and the NOR gate 37 of the NOR gate 37. It consists of an inverter (INV 1) that inverts the output.
또한 상기 제 2 딜레이부(102)는 상기 센스 앰프(100)의 출력의 딜레이 신호 (36)와 제 1 센스 앰프 인에이블 신호(SENH)의 딜레이된 신호(38)를 반전시킨 인버터(INV 3))의 출력을 두 입력으로 하는 NAND 게이트(39)와, 상기 NAND 게이트(39)의 출력을 반전시키는 인버터(INV 2)로 구성된다.In addition, the second delay unit 102 inverts the delayed signal 36 of the output of the sense amplifier 100 and the delayed signal 38 of the first sense amplifier enable signal SENH. NAND gate 39 having two outputs as an input and an inverter INV 2 for inverting the output of the NAND gate 39.
이어 상기 제 3 딜레이부(103)는 상기 제 1 딜레이부(101)의 출력(X)과 제 2 딜레이부(102)의 출력(Y)을 두 입력으로 하는 NAND 게이트(40)와, 상기 NAND 게이트 (40)의 출력을 반전시키는 인버터(INV 4)로 구성된다.Subsequently, the third delay unit 103 includes a NAND gate 40 having two inputs, an output X of the first delay unit 101 and an output Y of the second delay unit 102, and the NAND. It consists of an inverter INV 4 which inverts the output of the gate 40.
그리고 상기 센스 앰프 인에이블부(104)는 상기 제 3 딜레이부 (103)의 출력 (Z)과 제 1 센스 앰프 인에이블 신호(SENH)를 두 입력으로 하는 NAND게이트(41)와,상기 NAND 게이트(41)의 출력을 반전시키는 인버터(INV 5)로 구성된다.The sense amplifier enable unit 104 includes a NAND gate 41 having two inputs of the output Z of the third delay unit 103 and the first sense amplifier enable signal SENH, and the NAND gate. It consists of an inverter INV 5 which inverts the output of 41.
한편 상기 래치부(107)는 두 개의 CMOS 인버터(INV 6, INV 7)로 구성된다.Meanwhile, the latch unit 107 is composed of two CMOS inverters INV 6 and INV 7.
이와 같이 구성된 센스 앰프의 동작에 대해 설명하면 다음과 같다.The operation of the sense amplifier configured as described above is as follows.
먼저 어드레스가 변화된 후 ATD_SUM, SENH, D, /D가 인에이블되는 과정은 종래의 센스 앰프와 동일하다.First, after the address is changed, the process of enabling ATD_SUM, SENH, D, and / D is the same as in the conventional sense amplifier.
즉 먼저 셀에 저장된 D, /D 를 센싱 증폭함에 있어서, 어드레스(address)가 변화될 때마다 발생되는 ATD 를 조합하여 ATD_SUM 신호를 발생한다.That is, in sensing and amplifying D and / D stored in a cell, an ATD_SUM signal is generated by combining ATDs generated whenever an address is changed.
이어 상기 ATD_SUM 신호와 셀 어레이 블록(cell array block)을 선택하는 어드레스 신호의 조합으로 제 1 센스 앰프 구동 신호(SENH)를 발생한다.Subsequently, the first sense amplifier driving signal SENH is generated by combining the ATD_SUM signal and an address signal for selecting a cell array block.
이어 제 2 센스 앰프 구동신호(SAEN)가 로우에서 하이로 트랜지션하면, 제 3 NMOS(35)는 턴온되어 상기 센스 앰프(100)를 인에이블시키므로 두 입력 D,/D 는 그 전위차만큼 차동 증폭된다.Subsequently, when the second sense amplifier driving signal SAEN transitions from low to high, the third NMOS 35 is turned on to enable the sense amplifier 100 so that the two inputs D and / D are differentially amplified by the potential difference thereof. .
이어 상기 센스 앰프(100)의 증폭 동작에 의해 D,/D 라인 사이의 전위차를 차동 증폭하여 출력된 SO는 CMOS 인버터(106)와 제 1 딜레이부(101)에 공통으로 입력된다.Following said a potential difference between the D, / D line by the amplification operation by the differential amplifier output of the S O sense amplifier 100 is input in common to the CMOS inverter 106 and the first delay unit 101.
여기서 상기 제 2 센스 앰프 인에이블 신호(SAEN)가 로우일 때 상기 센스 앰프(100)는 디저블되고 그 출력인 SO는 항상 하이로 프리차아지(precharge)되어 있으므로, 차동 증폭되어 출력될 경우 SO는 로우로 천이한다.Wherein when the second, so the sense amplifier enable signal (SAEN) is the sense amplifier 100 is de-jeobeul and the output S O is free the charge (precharge) always high when low, the differential amplifier to be output S O transitions low.
이어 상기 센스 앰프(100)의 출력 신호인 SO의 로우 신호와 이 신호를 일정시간(T1)만큼 딜레이(36)시킨 신호(M)는 NOR 게이트(37)에 입력된다.Followed by the sense signal output by the low signal and the signal (M) in which the delay 36 the signal a predetermined time (T 1) of the S O of the amplifier 100 is input to the NOR gate 37.
여기서 상기 NOR 게이트(37)는 두 입력이 모두 로우이면 하이 출력을 생성하므로 X 노드에서의 출력 파형은 상기 SO를 딜레이시킨 파형과 동일하다.Here, the NOR gate 37 generates a high output when both inputs are low, so the output waveform at the X node is the same as the delayed waveform of S O.
즉 상기 X 노드에서는 로우로 천이한다.In other words, the node X transitions low.
그리고 상기 제 1 센스 앰프 인에이블 신호(SENH)를 일정 시간(T2) 딜레이 (38)시킨 신호는 인버터(INV 3)에 입력되어 반전된다.The signal obtained by delaying the first sense amplifier enable signal SENH with a predetermined time T 2 delay 38 is input to the inverter INV 3 and inverted.
이어 상기 반전된 신호(N)는 상기 SO를 딜레이 시킨 신호(M)와 함께 NAND 게이트(39)의 두 입력이 된다.The inverted signal N then becomes the two inputs of the NAND gate 39 together with the signal M delayed S O.
여기서 상기 NAND 게이트(39)는 두 입력중 하나라도 로우이면 그 출력이 하이가 되므로, Y 노드에서의 출력 파형은 X 노드와 동일하다.In this case, the output of the NAND gate 39 is high if any one of the two inputs is low, so the output waveform at the Y node is the same as the X node.
즉 상기 Y 노드에서는 로우로 천이한다.In other words, the node Y transitions low.
이어 상기 X,Y 노드의 신호들은 제 3 딜레이부(103)의 NAND 게이트(40)의 두 입력이 되고, 상기 NAND 게이트(40)의 출력을 반전시킨 Z 노드에서의 출력 파형은 상기 X, Y 노드의 신호와 동일하다.Subsequently, the signals of the X and Y nodes become two inputs of the NAND gate 40 of the third delay unit 103, and the output waveforms of the Z node inverting the output of the NAND gate 40 are the X and Y signals. Same as the node's signal.
이어 상기 Z 노드에서의 출력을 피드백(feedback)시킨 신호와 상기 제 1 센스 앰프 인에이블 신호(SENH)는 NAND 게이트(41)의 두 입력이 되고, 이 때 상기 제 1 센스 앰프 인에이블 신호(SENH)는 인에이블된 상태이므로 하이 상태를 유지하고 있다.Subsequently, the signal fed back from the Z node and the first sense amplifier enable signal SENH become two inputs of the NAND gate 41. At this time, the first sense amplifier enable signal SENH ) Is enabled, so it remains high.
즉 하이 레벨인 제 1 센스 앰프 인에이블 신호(SENH)와 로우 레벨인 Z 노드신호의 입력을 받는 NAND 게이트(41)는 하이로 천이한다.That is, the NAND gate 41 which receives the input of the first sense amplifier enable signal SENH at the high level and the Z node signal at the low level transitions high.
이어 상기 NAND 게이트(41)의 출력을 반전시킨 신호, 즉 제 2 센스 앰프 인에이블 신호(SAEN)는 SO신호를 딜레이시킨 시간동안 하이 상태가 된다.Following the NAND which inverts the output of gate 41 the signal, that is, the second sense amplifier enable signal (SAEN) is at a high state during the time in which the delay signal S O.
그러나 상기 Z 노드가 로우로 천이하면 즉 X, Y 노드의 출력 신호 중 어느 하나라도 로우로 천이하게 되면, 상기 제 2 센스 앰프 인에이블 신호(SAEN)는 로우로 천이하게 되어 상기 센스 앰프(100)를 디저블(disable)시킨다.However, when the Z node transitions low, that is, when any one of the output signals of the X and Y nodes transitions low, the second sense amplifier enable signal SAEN transitions low and the sense amplifier 100 Disables.
또한 상기 SO는 센스 앰프(100)가 인에이블된 후 하이 상태를 계속 유지하거나, 로우 상태로 트랜지션(transition)한다.In addition, the S O is maintained to a high state after the sense amplifier 100 is enabled, or to transition (transition) to a low state.
이처럼 상기 제 1 센스 앰프 인에이블(SENH) 신호를 하이로 인에이블시키면 제 2 센스 앰프 인에이블 신호(SAEN)는 인에이블되어 센스 앰프(100)의 증폭 동작을 인에이블시키어, 센스 앰프(100)의 출력 신호인 SO를 발생한다.As such, when the first sense amplifier enable signal SENH is high, the second sense amplifier enable signal SAEN is enabled to enable the amplification operation of the sense amplifier 100 to enable the sense amplifier 100. Generates the output signal S 0 .
이 때 상기 제 2 센스 앰프 인에이블 신호(SAEN)가 로우로 디저블되어 센스 앰프(100)가 증폭을 하지 않아도, 데이터 출력단의 전단에 구성된 래치부(107)에 의해 센스 앰프(100)에서 증폭된 데이터는 증폭된 값을 계속 유지한다.At this time, even if the second sense amplifier enable signal SAEN is low and is not amplified by the sense amplifier 100, the sense amplifier 100 is amplified by the latch unit 107 disposed at the front end of the data output terminal. The data is kept in the amplified value.
이와 같이 센스 앰프 인에이블 신호를 ATD 펄스로 활성화시킨다면 불필요한 센스 앰프(100)의 동작을 차단하여 DC 전류를 감소시킬 수 있다.In this way, if the sense amplifier enable signal is activated by the ATD pulse, the DC current may be reduced by blocking unnecessary operation of the sense amplifier 100.
이어 컬럼 셀렉트가 선택되면 비트라인 센스 앰프(도시 생략)에 의해 VCC 와 0V로 증폭되어 있던 비트라인 신호는 D 라인상에 전달되는데 D 라인의 길이가 길어 캐패시턴스가 크기 때문에 D 라인의 차동 신호는 감소한다.Then, when column select is selected, the bit line signal amplified to VCC and 0V by a bit line sense amplifier (not shown) is transmitted on the D line. The differential signal of the D line is reduced because the length of the D line is large and the capacitance is large. do.
이로 인해 센스 앰프가 고감도이고 고속이라면 입력 신호가 작아진 만큼 동작 속도도 더욱 빨라진다.This means that if the sense amplifier is high sensitivity and high speed, the operating speed will be faster as the input signal is smaller.
이어 제 2 센스 앰프 인에이블 신호(SAEN)가 로우로 되면 상기 신호는 비활성되며 이 때 출력 데이터(DO)는 하이로 충전된다.Followed by a second sense amplifier enable signal (SAEN) is low when the signal is inactive, and is filled with the data when the output (D O) is high.
하지만 상기 출력 데이터(DO)는 센스 앰프(100)가 활성화되었을 때 래치회로에 저장되어 있으므로, 상기 출력 데이터(DO) 라인이 프리차아지되어도 상기 출력 데이터 (DO)는 유지된다.However, the output data (D O) is a sense amplifier 100 is so stored in the latch circuit, the output data (D O) line is the charge-free even if the output data (D O) that when activated is held.
또 읽기 동작이 끝났을 때에 라이트 데이터 버스(write data bus:WD)의 신호가 모두 로우로 되므로 데이터는 라이트되지 못한다.When the read operation is completed, the signals of the write data bus (WD) are all low, so the data cannot be written.
도 5a 도 5b 는 센스 앰프 인에이블 신호에 따른 I(VSS)의 변화를 나타낸 그래프이다.5A and 5B are graphs illustrating a change in I ( VSS ) according to the sense amplifier enable signal.
종래기술의 센스 앰프는 전술한 바와 같이, 센스 앰프를 인에이블시킨 후, 센스 앰프 인에이블 신호가 계속 하이상태를 유지하므로, 증폭단에는 많은 전류 소모가 발생한다.In the conventional sense amplifier, as described above, after enabling the sense amplifier, the sense amplifier enable signal remains high, so that a large current consumption occurs in the amplifier stage.
본 발명에 따른 센스 앰프는 전술한 바와 같이, 센스 앰프(100)를 인에이블시키어 센싱 증폭된 데이터(SO)를 출력하고 이어 제 2 센스 앰프 인에이블 신호(SAEN)를 발생하므로, 상기 센스 앰프(100)를 디저블시킨다.Since the sense amplifier according to the present invention generates an enable signal (SAEN), after outputting a sense amplifier 100 is enabled sikieo sensing Amplified data (S O) of the second sense amplifier, as described above, the sense amplifier Deactivate (100).
때문에 센싱 증폭된 데이터(SO)는 CMOS 인버터(106)에서 반전된 후, 래치부(107)에 저장되므로 상기 센스 앰프(100)가 디저블되어도 출력 데이터(DO)는 유효하다.Since it is available amplified sensing data (S O) is even when the di jeobeul after being inverted by the CMOS inverter 106, is stored in the latch unit 107, the sense amplifier 100, the output data (D O).
도 5b의 'A' 에 도시된 바와 같이, 상기 제 2 센스 앰프 인에이블 신호 (SAEN)가 로우로 천이하면 I(VSS)는 흐르지 않는다.As shown in 'A' of FIG. 5B, when the second sense amplifier enable signal SAEN transitions low, I ( VSS ) does not flow.
이와 같은 본 발명에 따른 센스 앰프는 센스 앰프 증폭 데이터를 출력한 후 센스 앰프를 디저블시키어 소모 전류를 차단시키므로써 전력 소모를 감소시킬 수 있는 효과가 있다.Such a sense amplifier according to the present invention has the effect of reducing the power consumption by outputting the sense amplifier amplification data and then deactivate the sense amplifier to cut off the current consumption.
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