KR100481827B1 - Semiconductor memory device with circuits for controlling data input/output buffer circuit - Google Patents

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주재훈
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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로서, 행과 열의 매트릭스로 배열된 메모리 셀들을 갖는 메모리 셀 어레이와; 외부로부터 인가되는 행 어드레스에 응답하여 상기 메모리 셀 어레이의 행을 선택하기 위한 행 선택 회로와; 외부로부터 인가되는 열 어드레스에 응답하여 상기 메모리 셀 어레이의 열을 선택하기 위한 열 선택 회로와; 상기 행 및 열 선택 회로들에 의해서 선택된 메모리 셀의 셀 데이터를 감지하고 증폭하기 위한 감지 증폭 회로와; 상기 감지 증폭 회로에 의해서 증폭된 셀 데이터를 외부로 출력하기 위한 데이터 출력 버퍼 회로와; 데이터 기입 동작시 외부로부터 인가되는 데이터를 상기 감지 증폭 회로로 전달하기 위한 데이터 입력 버퍼 회로와; 열 어드레스 스트로브 신호에 동기된 신호 및 기입 동작을 알리는 기입 플래그 신호를 입력받아 데이터 기입 동작시 상기 데이터 입력 버퍼 회로를 제어하기 위한 신호를 발생하고, 상기 기입 플래그 신호가 반전된 신호를 출력하는 회로 및; 독출 동작을 알리는 독출 플래그 신호, 상기 기입 플래그 신호가 반전된 신호, 그리고 상기 열 어드레스 스트로브 신호에 동기된 신호를 입력받아 데이터 독출 동작시 상기 데이터 출력 버퍼 회로를 제어하기 위한 신호를 발생하는 회로를 포함한다.The present invention relates to a semiconductor memory device, comprising: a memory cell array having memory cells arranged in a matrix of rows and columns; A row selection circuit for selecting a row of the memory cell array in response to a row address applied from the outside; A column selection circuit for selecting a column of the memory cell array in response to a column address applied from the outside; A sense amplifier circuit for sensing and amplifying cell data of a memory cell selected by said row and column selection circuits; A data output buffer circuit for outputting cell data amplified by the sense amplifier circuit to the outside; A data input buffer circuit for transferring data applied from the outside during a data write operation to the sense amplifier circuit; A circuit for receiving a signal synchronized with a column address strobe signal and a write flag signal indicating a write operation, generating a signal for controlling the data input buffer circuit during a data write operation, and outputting a signal in which the write flag signal is inverted; ; A circuit configured to receive a read flag signal indicating a read operation, a signal inverted by the write flag signal, and a signal synchronized with the column address strobe signal to generate a signal for controlling the data output buffer circuit during a data read operation; do.

Description

데이터 입/출력 버퍼 회로를 제어하기 위한 회로들을 갖는 반도체 메모리 장치.{semiconductor memory device with circuits for controlling data input/output buffer circuit}Semiconductor memory device with circuits for controlling data input / output buffer circuit}

본 발명은 반도체 메모리 장치에 관한 것으로서, 구체적으로는 기입/독출 동작 동안에 해당하는 데이터 입/출력 버퍼 회로를 제어하기 위한 반도체 메모리 장치의 입/출력 제어 회로에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to an input / output control circuit of a semiconductor memory device for controlling a data input / output buffer circuit corresponding to a write / read operation.

최근 반도체 제품의 크기의 소형화 및 동작 속도의 고속화로 인해 제품 내부에서 생성되는 신호 잡음(signal noise)의 문제로 각종 제품 동작 불량 현상이 유발되고 있다. 특히 전원(power)에 관련된 잡음은 제품 전체의 신호 잡음 문제를 유발하며, 각종 입력 버퍼들의 원치않는 오동작을 유발하는 치명적인 요인으로 작용하고 있는 실정이다.Recently, due to the miniaturization of semiconductor products and the high speed of operation, various product malfunctions have been caused by problems of signal noise generated inside the products. In particular, power-related noise causes signal noise problems of the entire product, and is a fatal factor causing unwanted malfunction of various input buffers.

도 1은 종래 기술에 따른 입력 버퍼 제어 회로를 보여준다. 도 1에서, 입력 버퍼 제어 회로는 신호 (

Figure pat00005
)와 열 어드레스 스트로브 신호(
Figure pat00006
)의 반전 신호 (φC)에 응답하여 입력 버퍼(미도시된)를 제어하기 위한 신호 (φWR)를 발생하기 위한 것으로써, 인버터들(1), (3), (4), (7), 및 (8)과 노어 게이트들(5) 및 (6)과 낸드 게이트(2)로 구성되어 있다. 기입 동작시 상기 신호 (
Figure pat00007
)는 논리 하이 레벨(logic high level)로 활성화되고, 상기 신호 (φC)는 논리 하이 레벨로 인가됨에 따라 상기 신호 (φWR)는 논리 하이 레벨로 출력된다.1 shows an input buffer control circuit according to the prior art. In Fig. 1, the input buffer control circuit has a signal (
Figure pat00005
) And column address strobe signal (
Figure pat00006
Inverters (1), (3), (4), (7), for generating a signal (φWR) for controlling the input buffer (not shown) in response to the inversion signal (φC) of And (8), NOR gates (5), (6), and NAND gates (2). The signal during a write operation (
Figure pat00007
) Is activated at a logic high level, and the signal φ WR is output at a logic high level as the signal φ C is applied at a logic high level.

일반적으로, 기입/독출 동작이 가능한 램(RAM) 중 디램(dynamic random access memory, DRAM)에서 행 어드레스 스트로브 신호(

Figure pat00008
)가 활성화된 후 상기 열 어드레스 스트로브 신호(
Figure pat00009
)가 활성화되는 시간이 긴(long tRCD) 경우, 도 7에 도시된 바와같이, 무효 어드레스(invalid address,
Figure pat00010
)에 해당하는 무효 데이터(
Figure pat00011
)를 출력한 후 유효 어드레스(valid address, Y)에 해당하는 유효 데이터(D)를 출력하게 된다.In general, the row address strobe signal (DRAM) in the dynamic random access memory (DRAM) of the RAM capable of write / read operations may be used.
Figure pat00008
Is activated, the column address strobe signal (
Figure pat00009
If a long tRCD is activated, as shown in FIG. 7, an invalid address (
Figure pat00010
) For invalid data (
Figure pat00011
) And then output valid data (D) corresponding to a valid address (Y).

도 7에 도시된 바와같이, 데이터 출력시 그라운드 전위(Vss)의 상승 잡음이 발생하는 경우, 기입 동작을 알리는 상기 신호(

Figure pat00012
)가 논리 하이 레벨에서 논리 로우 레벨(logic low level)로 짧은 시간 동안 활성화된다. 이로 인해, 도 1의 낸드 게이트(2)의 출력이 논리 하이 레벨에서 논리 로우 레벨로 천이되고, 계속해서 노어 게이트들(5) 및 (6)에 의해서 논리 로우 레벨로 래치되었던 신호 (φWR)가 논리 하이 레벨로 활성화된다. 결국, 독출 동작시 출력 버퍼(미도시된)에 의한 그라운드 전위의 잡음에 의해 원치않는 데이터 기입 동작이 수행되는 것이 종래의 문제점이다.As shown in FIG. 7, when the rising noise of the ground potential Vss occurs during data output, the signal indicating the write operation (
Figure pat00012
) Is activated from the logic high level to the logic low level for a short time. Due to this, the output of the NAND gate 2 of FIG. 1 is transitioned from the logic high level to the logic low level, and the signal φ WR which is subsequently latched to the logic low level by the NOR gates 5 and 6 is received. It is activated to a logic high level. As a result, it is a conventional problem that an unwanted data write operation is performed by the noise of the ground potential by the output buffer (not shown) during the read operation.

따라서 본 발명의 목적은 데이터 독출 동작시 데이터 출력 버퍼에서 생성되는 기준 전원 전압(reference power voltage), 즉 그라운드 전위의 상승 잡음에 의해 요구되지 않는 데이터 기입 동작이 수행되는 것을 방지하기 위한 반도체 메모리 장치를 제공하는 것이다.Accordingly, an object of the present invention is to provide a semiconductor memory device for preventing a data write operation, which is not required by a reference noise voltage generated in a data output buffer, that is, a rising noise of ground potential, is performed during a data read operation. To provide.

상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 행과 열의 매트릭스로 배열된 메모리 셀들을 갖는 메모리 셀 어레이와; 외부로부터 인가되는 행 어드레스에 응답하여 상기 메모리 셀 어레이의 행을 선택하기 위한 행 선택 수단과; 외부로부터 인가되는 열 어드레스에 응답하여 상기 메모리 셀 어레이의 열을 선택하기 위한 열 선택 수단과; 상기 행 및 열 선택 수단들에 의해서 선택된 메모리 셀의 셀 데이터를 감지하고 증폭하기 위한 감지 증폭 수단과; 상기 감지 증폭 수단에 의해서 증폭된 셀 데이터를 외부로 출력하기 위한 데이터 출력 버퍼와; 데이터 기입 동작시 외부로부터 인가되는 데이터를 상기 감지 증폭 수단으로 전달하기 위한 데이터 입력 버퍼와; 열 어드레스 스트로브 신호에 동기된 제 1 내부 신호 및 기입 동작을 알리는 기입 플래그 신호를 입력받아 데이터 기입 동작시 상기 데이터 입력 버퍼를 제어하기 위한 제 1 제어 신호를 발생하고, 상기 기입 플래그 신호가 반전된 제 2 제어 신호를 출력하는 제 1 제어 수단 및; 독출 동작을 알리는 독출 플래그 신호, 상기 제 2 제어 신호, 그리고 상기 열 어드레스 스트로브 신호에 동기된 제 2 내부 신호를 입력받아 데이터 독출 동작시 상기 데이터 출력 버퍼를 제어하기 위한 제 3 제어 신호를 발생하며, 상기 제 3 제어 신호는 상기 제 1 제어 수단으로 인가됨으로써 데이터 독출 동작시 상기 열 어드레스 스트로브 신호 천이시의 노이즈에 의해 상기 제 1 제어 수단이 활성화되는 것을 방지하기 위한 제 2 제어 수단을 포함한다.According to one aspect of the present invention for achieving the above object, a memory cell array having memory cells arranged in a matrix of rows and columns; Row selecting means for selecting a row of the memory cell array in response to a row address applied from the outside; Column selection means for selecting a column of the memory cell array in response to a column address applied from the outside; Sense amplifying means for sensing and amplifying cell data of a memory cell selected by said row and column selection means; A data output buffer for outputting cell data amplified by the sense amplifying means to the outside; A data input buffer for transferring data applied from the outside during the data write operation to the sense amplifying means; Receiving a first internal signal synchronized with a column address strobe signal and a write flag signal indicating a write operation, generating a first control signal for controlling the data input buffer during a data write operation, and inverting the write flag signal; First control means for outputting a second control signal; Receiving a read flag signal indicating a read operation, the second control signal, and a second internal signal synchronized with the column address strobe signal, and generating a third control signal for controlling the data output buffer during a data read operation; The third control signal includes second control means for preventing the first control means from being activated by noise during the column address strobe signal transition during data read operation by being applied to the first control means.

이 실시예에 있어서, 상기 제 1 제어 수단은, 상기 기입 플래그 신호를 입력받아 이를 반전시키기 위한 제 1 인버터와; 상기 제 1 인버터의 출력 단자에 접속되는 일 입력 단자 및 상기 제 1 내부 신호가 인가되는 타 입력 단자를 갖는 낸드 게이트와; 상기 제 1 인버터의 출력 단자에 접속되며, 상기 반전된 기입 플래그 신호에 동기된 상기 제 2 제어 신호를 출력하는 버퍼와; 상기 낸드 게이트의 출력 단자에 일 입력 단자가 접속되며, 타 입력 단자로 상기 독출 플래그 신호가 인가되는 제 1 노어 게이트와; 상기 제 1 내부 신호를 반전시키기 위한 제 2 인버터와; 상기 제 1 노어 게이트와 상기 제 2 인버터의 출력 신호들에 응답하여 상기 제 1 제어 신호를 출력하며, 상기 제 1 제어 신호를 래치하는 수단을 포함한다.In this embodiment, the first control means includes: a first inverter for receiving the write flag signal and inverting it; A NAND gate having one input terminal connected to an output terminal of the first inverter and the other input terminal to which the first internal signal is applied; A buffer connected to an output terminal of the first inverter and outputting the second control signal synchronized with the inverted write flag signal; A first NOR gate having one input terminal connected to an output terminal of the NAND gate and to which the read flag signal is applied to another input terminal; A second inverter for inverting the first internal signal; And means for outputting the first control signal in response to output signals of the first NOR gate and the second inverter, and latching the first control signal.

이 실시예에 있어서, 상기 버퍼는 직렬 접속되는 제 3 및 제 4 인버터들을 포함한다.In this embodiment, the buffer comprises third and fourth inverters connected in series.

이 실시예에 있어서, 상기 래치 수단은 직렬로 접속되는 제 2 및 제 3 노어 게이트들을 포함한다.In this embodiment, the latch means comprise second and third NOR gates connected in series.

이와같은 장치에 의해서, 데이터 독출 동작 및 어드레스 천이시 발생되는 그라운드 전위의 상승 잡음에 따라 입력 제어 회로가 활성화되는 것을 방지할 수 있다.By such a device, it is possible to prevent the input control circuit from being activated in response to the rising noise of the ground potential generated during the data read operation and the address transition.

이하 본 발명의 실시예에 따른 참조도면 도 2 내지 도 7에 의거하여 상세히 설명한다.Hereinafter, a reference drawing according to an embodiment of the present invention will be described in detail with reference to FIGS. 2 to 7.

도 2를 참조하면, 본 발명의 신규한 반도체 메모리 장치는 데이터 입력/출력 버퍼(140)를 제어하기 위한 입력/출력 제어 회로들(150) 및 (160)을 제공한다. 상기 입력 제어 회로(150)는 독출 동작 동안에 상기 출력 제어 회로(160)로부터 발생되는 신호 (φREAD)에 의해서 비활성화되도록 구현됨으로써 독출 동작 동안에 상기 입력 제어 회로(150)가 데이터 출력 버퍼에서 발생되는 그라운드 전위(ground potential)의 상승 잡음에 의해 활성화되는 것을 방지할 수 있다.Referring to FIG. 2, the novel semiconductor memory device of the present invention provides input / output control circuits 150 and 160 for controlling the data input / output buffer 140. The input control circuit 150 is implemented to be deactivated by the signal? READ generated from the output control circuit 160 during a read operation such that the ground potential at which the input control circuit 150 is generated in the data output buffer during the read operation. It is possible to prevent activation by rising noise of ground potential.

도 2에는 본 발명에 따른 반도체 메모리 장치의 구성을 보여주는 블록도가 도시되어 있다.2 is a block diagram showing the configuration of a semiconductor memory device according to the present invention.

도 2를 참조하면, 메모리 셀 어레이(memory cell array) (100)는 정보를 저장하기 위한 장소로써, 도면에는 도시되지 않았지만, 행과 열의 매트릭스로 배열된 메모리 셀들을 포함한다. 그리고, 행/열 선택 회로(row/column selecting circuit) (110) 및 (120)는 어드레스(A)를 입력받아 상기 메모리 셀 어레이(100)의 행과 열을 선택하기 위한 것으로써, 이 분야의 통상적인 지식을 지닌 자들에게 잘 알려진 회로들이기 때문에 여기서 그것들의 상세 회로 및 그에 대한 상세한 설명을 생략한다. 감지 증폭 회로(sense amplifier circuit) (130)는 독출 동작 동안에 상기 행 및 열 선택 회로들(110) 및 (120)에 의해서 선택된 메모리 셀의 셀 데이터를 감지하고 증폭하거나, 또는 기입 동작 동안에 데이터 입/출력 회로(data input/output circuit) (140)를 통해 인가되는 정보(데이터)를 상기 선택된 메모리 셀로 전달하기 위한 것이다.Referring to FIG. 2, a memory cell array 100 is a place for storing information, and includes memory cells arranged in a matrix of rows and columns although not shown in the drawing. The row / column selecting circuits 110 and 120 are for selecting rows and columns of the memory cell array 100 by receiving an address A. Since these circuits are well known to those skilled in the art, their detailed circuits and detailed descriptions thereof are omitted here. A sense amplifier circuit 130 senses and amplifies the cell data of the memory cell selected by the row and column selection circuits 110 and 120 during a read operation, or input / output data during a write operation. Information (data) applied via a data input / output circuit 140 to the selected memory cell.

상기 데이터 입/출력 회로(140)는 데이터 라인들(data lines)을 통해 상기 감지 증폭 회로(130)에 접속되며, 독출 동작 동안에 상기 회로 (130)로부터의 증폭된 셀 데이터를 외부로 출력하거나, 또는 기입 동작이 수행되는 동안에 외부로부터 상기 선택된 메모리 셀에 기입될 데이터를 해당하는 데이터 라인을 통해 상기 감지 증폭 회로(140)로 공급한다.The data input / output circuit 140 is connected to the sense amplifier circuit 130 through data lines, and outputs amplified cell data from the circuit 130 to the outside during a read operation, Alternatively, data to be written to the selected memory cell from the outside is supplied to the sense amplifier circuit 140 through a corresponding data line while a write operation is performed.

입력/출력 제어 회로(input/output control circuit) (150) 및 (160)은 기입/독출 동작시 상기 데이터 입/출력 회로(140)를 제어하기 위한 것이다. 상기 입력 제어 회로(150)는 기입 동작 동안에 외부로부터 감지 증폭 회로(130)로 기입될 데이터가 전달되도록 상기 데이터 입/출력 회로를 제어하기 위한 것이다. 그리고, 상기 출력 제어 회로(160)는 독출 동작 동안에 감지 증폭 회로(130)로부터 데이터 입/출력 회로(140)로 전달된 셀 데이터가 외부로 출력되도록 상기 회로 (140)를 제어하기 위한 것이다.Input / output control circuits 150 and 160 are for controlling the data input / output circuit 140 in a write / read operation. The input control circuit 150 is for controlling the data input / output circuit such that data to be written from the outside to the sense amplifier circuit 130 is transferred during a write operation. The output control circuit 160 controls the circuit 140 to output the cell data transferred from the sense amplifier circuit 130 to the data input / output circuit 140 to the outside during the read operation.

상기 입력 제어 회로(150)는 기입 동작을 알리는 신호 (

Figure pat00013
)와 열 어드레스 스트로브 신호(
Figure pat00014
)가 반전된 신호 (φC)와 상기 출력 제어 회로(160)로부터 출력되는 신호 ( φREAD)에 응답하여 기입 동작 동안 논리 하이 레벨로 출력되고 독출 동작 동안에 논리 로우 레벨로 출력되는 신호 ( φWR)를 발생한다. 아울러, 상기 회로 (150)는 상기 신호 (
Figure pat00015
)가 반전된 신호 (φEW)를 출력한다. 그리고, 상기 신호 (φWR)가 인가되는 상기 데이터 입/출력 회로(140)는 이에 응답하여 외부로부터 인가되는 데이터를 상기 감지 증폭 회로(130)로 전달하게 된다.The input control circuit 150 may include a signal indicating a write operation (
Figure pat00013
) And column address strobe signal (
Figure pat00014
) Generates a signal φWR output at a logic high level during a write operation and output at a logic low level during a read operation in response to an inverted signal φC and a signal φREAD output from the output control circuit 160. do. In addition, the circuit 150 is the signal (
Figure pat00015
) Outputs the inverted signal φEW. In addition, the data input / output circuit 140 to which the signal φWR is applied transmits data applied from the outside to the sense amplifier circuit 130 in response thereto.

상기 출력 제어 회로(160)는 신호 (φCCB)와, 상기 신호 (φCCB)는 상기 열 어드레스 스트로브 신호(

Figure pat00016
)가 논리 로우 레벨로 천이된 후 소정 시간 후에 논리 로우 레벨로 천이되는 지연 신호이며, 출력 활성화 신호(
Figure pat00017
)가 반전된 신호 (φOE)와 상기 입력 제어 회로(150)로부터 출력된 상기 신호 (φEW)에 응답하여 독출 동작 동안에 논리 하이 레벨로 출력되고 기입 동작 동안에 논리 로우 레벨로 출력되는 신호 ( φREAD)를 발생한다. 그리고, 상기 신호 ( φREAD)가 인가되는 데이터 입/출력 회로(140)는 이에 응답하여 상기 감지 증폭 회로(130)로부터 전달되는 셀 데이터를 외부로 출력하게 된다.The output control circuit 160 has a signal φCCB and the signal φCCB has the column address strobe signal (
Figure pat00016
) Is a delay signal that transitions to the logic low level after a predetermined time after the transition to the logic low level.
Figure pat00017
) Is output at a logic high level during a read operation and at a logic low level during a write operation in response to the inverted signal φ OE and the signal φ EW output from the input control circuit 150. Occurs. In addition, the data input / output circuit 140 to which the signal φ READ is applied outputs the cell data transferred from the sense amplifier circuit 130 to the outside in response thereto.

일반적으로, 데이터 출력시 상기 데이터 입/출력 회로(140) 중 출력 회로에 의해서 그라운드 전위에 상승 잡음이 발생하게 된다. 그리고, 행 어드레스 스트로브 신호(

Figure pat00018
)가 천이되고 열 어드레스 스트로브 신호(
Figure pat00019
)가 천이되는 시간이 긴 경우 상기 열 어드레스 스트로브 신호(
Figure pat00020
)가 천이되기 이전에 무효 어드레스에 대한 무효 데이터를 출력하게 됨은 이분야의 통상적인 지식을 지닌 자들에게 잘 알려진 사실이다. 이때, 열 어드레스 스트로브 신호(
Figure pat00021
)가 천이될 때 역시 그라운드 전위에 상승 잡음이 발생하게 된다. 이와같이, 데이터 출력시 발생되는 그라운드 전위의 상승 잡음에 의해서 입력 제어 회로(150)로 인가되는 신호 (
Figure pat00022
)가 논리 로우 레벨로 짧은 시간 동안 천이될 수 있다.In general, rising noise is generated at the ground potential by the output circuit of the data input / output circuit 140 during data output. And the row address strobe signal (
Figure pat00018
) Transitions and the column address strobe signal (
Figure pat00019
The column address strobe signal (
Figure pat00020
It is well known to those of ordinary skill in the art that outputting invalid data for an invalid address before the) transition. At this time, the column address strobe signal (
Figure pat00021
The transition to) also generates rising noise at ground potential. As such, a signal applied to the input control circuit 150 by the rising noise of the ground potential generated at the data output (
Figure pat00022
) May transition to a logic low level for a short time.

이러한 경우, 무효 어드레스(invalid address) (

Figure pat00023
)에 해당하는 무효 데이터(invalid data) (
Figure pat00024
)를 출력할 때 상기 신호 (
Figure pat00025
)에 의해서 입력 제어 회로(150)로부터 출력되는 신호 (φWR)가 활성화되어 선택된 메모리 셀에 무효 데이터가 기입될 수 있다. 하지만, 상기 입력 제어 회로(150)는 출력 제어 회로(160)로부터의 신호 (φREAD)에 의해서 독출 동작 동안에 상기 신호 (
Figure pat00026
)가 활성화되더라도, 상기 신호 (φREAD)에 의해서 데이터 출력이 수행되는 동안에 그라운드 전위에 의한 상승 잡음에 영향을 받지 않는다. 즉, 독출 동작 동안에 상기 입력 제어 회로는 항상 비활성화된다.In this case, the invalid address (
Figure pat00023
) Invalid data ()
Figure pat00024
Signal when outputting
Figure pat00025
) Activates the signal φWR output from the input control circuit 150 to write invalid data into the selected memory cell. However, the input control circuit 150 is controlled by the signal φ READ from the output control circuit 160 during the read operation.
Figure pat00026
Is activated, it is not affected by the rising noise caused by the ground potential while the data output is performed by the signal? READ. That is, the input control circuit is always deactivated during the read operation.

도 3은 본 발명의 바람직한 실시예에 따른 도 2의 입력 제어 회로를 보여준다. 도 3에서, 신호 (φC)가 일 입력 단자로 인가되는 낸드 게이트(202)는 타 입력 단자로 인버터(201)를 통해 신호 (

Figure pat00027
)가 인가된다. 상기 낸드 게이트(202)의 출력단자에 일 입력 단자가 접속된 노어 게이트(203)는 타 입력 단자로 도 2의 출력 제어 회로(160)로부터 발생된 신호 (φREAD)가 인가된다. 노어 게이트(204)는 일 입력 단자로 상기 노어 게이트(203)의 출력 단자가 접속되고 타 입력 단자로 신호 (φWR)가 인가된다. 노어 게이트(206)는 일 입력 단자가 상기 노어 게이트(206)의 출력 단자에 접속되고 타 입력 단자로 인버터(205)를 통해 상기 신호 (φC)가 인가되며, 상기 신호 (φWR)의 출력을 위한 출력 단자를 갖는다. 그리고, 상기 인버터(201)의 출력 단자에 입력 단자가 접속된 인버터(207) 및 상기 인버터(207)에 직렬 접속된 인버터(208)를 통해 신호 (φEW)가 출력된다.3 shows the input control circuit of FIG. 2 in accordance with a preferred embodiment of the present invention. In FIG. 3, the NAND gate 202 to which the signal φ C is applied to one input terminal is connected to the other input terminal through the inverter 201.
Figure pat00027
) Is applied. The NOR gate 203 having one input terminal connected to the output terminal of the NAND gate 202 receives the signal? READ generated from the output control circuit 160 of FIG. 2 as another input terminal. The NOR gate 204 has an output terminal of the NOR gate 203 connected to one input terminal, and a signal φWR is applied to the other input terminal. The NOR gate 206 has one input terminal connected to the output terminal of the NOR gate 206, and the signal φ C is applied to the other input terminal through the inverter 205, and for outputting the signal φWR. Has an output terminal. The signal? EW is output through an inverter 207 having an input terminal connected to the output terminal of the inverter 201 and an inverter 208 connected in series with the inverter 207.

여기서, 상기 신호 (

Figure pat00028
)는 기입 동작 동안에 논리 로우 레벨로 인가되고, 독출 동작 동안에 논리 하이 레벨로 인가된다. 그리고, 상기 신호 (φREAD)는 독출 동작 동안에 논리 하이 레벨로 천이되고 기입 동작 동안에 논리 로우 레벨로 천이된다. 아울러, 신호 (φC)는 열 어드레스 스트로브 신호(
Figure pat00029
)가 반전된 신호이다.Where the signal (
Figure pat00028
) Is applied at a logic low level during a write operation and is applied at a logic high level during a read operation. The signal? READ then transitions to a logic high level during a read operation and to a logic low level during a write operation. In addition, the signal φC is a column address strobe signal (
Figure pat00029
) Is the inverted signal.

계속해서, 독출 동작 동안에 논리 하이 레벨의 신호 (φC)와 논리 로우 레벨의 신호 (

Figure pat00030
)가 인가되는 상기 낸드 게이트(202)의 출력은 논리 하이 레벨로 유지된다. 이때, 그라운드 전위의 상승 잡음에 의해서 상기 신호 (
Figure pat00031
)가 논리 로우 레벨로 천이될 경우, 상기 낸드 게이트(202)의 출력은 논리 하이 레벨로 천이된다. 하지만, 상기 노어 게이트(203)의 출력은 상기 신호 (φREAD)가 논리 하이 레벨로 유지되기 때문에 독출 동작 동안 논리 로우 레벨로 유지된다. 이로써, 노어 게이트들(204) 및 (206)에 의해서 신호 (φWR)은 독출 동작 동안에 그라운드 전위의 상승 잡음이 발생하더라도 논리 로우 레벨로 유지된다.Then, during the read operation, the logic high level signal φC and the logic low level signal (
Figure pat00030
The output of the NAND gate 202, to which n is applied, remains at a logic high level. At this time, the signal (
Figure pat00031
) Transitions to a logic low level, the output of the NAND gate 202 transitions to a logic high level. However, the output of the NOR gate 203 is maintained at a logic low level during the read operation because the signal? READ is maintained at a logic high level. As a result, the signal φWR by the NOR gates 204 and 206 is maintained at a logic low level even when rising noise of the ground potential occurs during the read operation.

도 4는 도 2의 출력 제어 회로를 보여준다. 도 4를 참조하면, 스위칭 회로(261)의 전달 게이트(210)는 인버터(209)를 통해 신호 (φCCB)가 인가되는 게이트를 가지며 신호 라인(231)과 접속점 (232) 사이에 전류 통로가 형성되는 NMOS 트랜지스터와 상기 신호 (φCCB)가 인가되는 게이트를 가지며 신호 라인(231)과 접속점 (232) 사이에 전류 통로가 형성되는 PMOS 트랜지스터를 포함한다. 그리고, 직렬 연결된 인버터들(211) 및 (212)은 상기 접속점 (232)에 병렬로 접속되어 있며, 래치 회로로서 동작한다. 그리고, 상기 낸드 게이트(214)는 일 입력 단자 인버터(213)를 통해 상기 접속점 (232)에 연결되고 타 입력 단자로 신호 (φOE)가 인가되며 인버터(215)를 통해 신호 (φREAD)가 출력된다.4 shows the output control circuit of FIG. 2. Referring to FIG. 4, the transfer gate 210 of the switching circuit 261 has a gate to which the signal φ CCB is applied through the inverter 209, and a current path is formed between the signal line 231 and the connection point 232. And a PMOS transistor having a gate to which the signal? CCB is applied and a current path formed between the signal line 231 and the connection point 232. The inverters 211 and 212 connected in series are connected to the connection point 232 in parallel and operate as a latch circuit. The NAND gate 214 is connected to the connection point 232 through one input terminal inverter 213, a signal φ OE is applied to the other input terminal, and a signal φ READ is output through the inverter 215. .

도 5는 도 2의

Figure pat00032
버퍼 회로를 보여준다. 도 5에 도시된 바와같이,
Figure pat00033
버퍼 회로(170)는 열 어드레스 스트로브 신호(
Figure pat00034
)의 입력 버퍼로서 동작하며 상기 신호 (
Figure pat00035
)를 반전시킨 신호 (φC)를 출력하는 인버터(216)와 상기 인버터(216)의 출력 단자와 낸드 게이트(219)의 일 입력 단자 사이에 직렬로 접속된 인버터들(217) 및 (218)과 타 입력 단자가 상기 인버터(216)의 출력 단자에 접속되고 신호 (φCCB)의 출력을 위한 출력단자를 갖는 낸드 게이트(219)를 포함한다. 그리고, 도 6은 도 2의
Figure pat00036
버퍼 회로(180)로서, 신호 (
Figure pat00037
)를 반전시킨 신호 (φOE)를 출력하는 인버터(220)를 포함한다.5 is a view of FIG. 2
Figure pat00032
Show the buffer circuit. As shown in FIG. 5,
Figure pat00033
The buffer circuit 170 is a column address strobe signal (
Figure pat00034
Acts as an input buffer for the signal
Figure pat00035
And inverters 217 and 218 connected in series between the inverter 216 for outputting the signal φ C inverted, and the output terminal of the inverter 216 and one input terminal of the NAND gate 219. The other input terminal is connected to the output terminal of the inverter 216 and includes a NAND gate 219 having an output terminal for outputting the signal? CCB. And, Figure 6 is of FIG.
Figure pat00036
As the buffer circuit 180, a signal (
Figure pat00037
Inverter 220 for outputting a signal (phi OE) inverted.

도 7은 그라운드 전위의 상승 잡음에 따른 종래 및 본 발명의 데이터 출력 동작시의 타이밍도이다. 도 7을 참조하면, 디램 장치의 타이밍들 중 행 어드레스 스트로브 신호(

Figure pat00038
)가 활성화되고 열 어드레스 스트로브 신호(
Figure pat00039
)가 활성화되는 구간이 긴 경우 통상적으로 행 어드레스가 인가되고 열 어드레스가 인가되는 사이의 구간에 무효 어드레스(
Figure pat00040
)가 실리게 된다. 그리고, 상기 열 어드레스 스트로브 신호(
Figure pat00041
)가 천이될 때, 상기 무효 어드레스(
Figure pat00042
)에 해당하는 무효 데이터(
Figure pat00043
)를 출력하게 된다. 이때, 상기 열 어드레스 스트로브 신호(
Figure pat00044
)가 천이될 때 그리고 무효 데이터(
Figure pat00045
)가 출력될 때 그라운드 전위에 상승 잡음이 발생하게 된다. 이로 인해, 신호 (
Figure pat00046
)는 그라운드 전위의 상승 잡음에 의해서 논리 로우 레벨로 짧은 시간 활성화되고, 그것의 지연 신호 (φEW) 역시 논리 하이 레벨로 짧은 시간 활성화된다. 이 경우, 도 1에 도시된 종래 입력 제어 회로의 출력 (φWR)은 도 7에 도시된 바와같이 논리 하이 레벨로 천이되며 노어 게이트들(5) 및 (6)에 의해서 래치된다. 이로써, 원치 않는 기입 동작이 수행되고 그 결과 선택된 메모리 셀에 무효 데이터(
Figure pat00047
)가 재기입되는 오동작이 발생하였다.Fig. 7 is a timing diagram in the data output operation of the prior art and the present invention according to the rise noise of the ground potential. Referring to FIG. 7, among the timings of the DRAM device, a row address strobe signal (
Figure pat00038
) Is activated and the column address strobe signal (
Figure pat00039
If the interval where) is activated is long, the invalid address (
Figure pat00040
) Will be published. And the column address strobe signal (
Figure pat00041
), The invalid address (
Figure pat00042
) For invalid data (
Figure pat00043
) Will be printed. In this case, the column address strobe signal (
Figure pat00044
) And the invalid data (
Figure pat00045
Is output, the rising noise occurs at the ground potential. Due to this, the signal (
Figure pat00046
) Is activated for a short time to a logic low level by the rising noise of ground potential, and its delay signal φEW is also activated for a short time to a logic high level. In this case, the output φWR of the conventional input control circuit shown in FIG. 1 is transitioned to a logic high level as shown in FIG. 7 and latched by the NOR gates 5 and 6. As a result, an undesired write operation is performed, resulting in invalid data (
Figure pat00047
A malfunction has occurred in which) is rewritten.

비록 그라운드 전위의 상승 잡음에 의해서 상기 신호 (

Figure pat00048
)가 짧은 시간 논리 로우 레벨로 활성화되더라도 노어 게이트(203) (도 3 참조)의 일 입력 단자로 출력 제어 회로(160)로부터 논리 하이 레벨의 출력 (φREAD)가 인가되기 때문에 본 발명에 따른 입력 제어 회로(150)의 노어 게이트(203)의 출력은 독출 동작 동안 논리 로우 레벨로 유지된다. 결국, 노어 게이트들(204) 및 (206)의 래치에 의해서 신호 (φWR)는 논리 로우 레벨로 래치되기 때문에 그라운드 전위의 상승 잡음에 의해 원치않는 기입 동작이 방지될 수 있다.Although the signal (
Figure pat00048
Input) according to the present invention because a high-level output? READ is applied from the output control circuit 160 to one input terminal of the NOR gate 203 (see FIG. The output of NOR gate 203 of circuit 150 remains at a logic low level during a read operation. As a result, since the signal? WR is latched to the logic low level by the latch of the NOR gates 204 and 206, an unwanted write operation can be prevented by the rising noise of the ground potential.

상기한 바와같이, 데이터 입력 버퍼를 제어하기 위한 입력 제어 회로를 독출 동작 동안 출력 제어 회로의 출력 신호를 이용하여 제어함으로써 그라운드 전위의 상승 잡음에 의한 원치 않는 기입 동작을 방지할 수 있다.As described above, an unwanted write operation by rising noise of the ground potential can be prevented by controlling the input control circuit for controlling the data input buffer by using the output signal of the output control circuit during the read operation.

도 1은 종래 입력 버퍼를 제어하기 위한 입력 제어 회로를 보여주는 회로도;1 is a circuit diagram showing an input control circuit for controlling a conventional input buffer;

도 2는 본 발명에 따른 반도체 메모리 장치의 블럭도;2 is a block diagram of a semiconductor memory device according to the present invention;

도 3은 본 발명의 바람직한 실시예에 따른 도 2의 입력 제어 회로의 회로도;3 is a circuit diagram of the input control circuit of FIG. 2 in accordance with a preferred embodiment of the present invention;

도 4는 도 2의 출력 제어 회로를 보여주는 회로도;4 is a circuit diagram showing an output control circuit of FIG. 2;

도 5는 도 2의 열 어드레스 스트로브 신호에 동기된 제어 신호들을 출력하는

Figure pat00001
버퍼 회로를 보여주는 회로도;FIG. 5 outputs control signals synchronized with the column address strobe signal of FIG.
Figure pat00001
A circuit diagram showing a buffer circuit;

도 6은 도 2의 출력 활성화 신호에 동기된 제어 신호를 출력하는

Figure pat00002
버퍼 회로를 보여주는 회로도;FIG. 6 outputs a control signal synchronized with the output activation signal of FIG.
Figure pat00002
A circuit diagram showing a buffer circuit;

도 7은 종래 및 본 발명의 데이터 출력 동작에 따른 타이밍도,7 is a timing diagram according to a data output operation of the prior art and the present invention;

*도면의 주요 부분에 대한 부호 설명 * Explanation of symbols on the main parts of the drawings

100 : 메모리 셀 어레이 110 : 행 선택 회로100: memory cell array 110: row selection circuit

120 : 열 선택 회로 130 : 감지 증폭 회로120: column selection circuit 130: detection amplification circuit

140 : 데이터 입/출력 회로 150 : 입력 제어 회로140: data input / output circuit 150: input control circuit

160 : 출력 제어 회로 170 :

Figure pat00003
버퍼 회로160: output control circuit 170:
Figure pat00003
Buffer circuit

180 :

Figure pat00004
버퍼 회로180:
Figure pat00004
Buffer circuit

Claims (4)

행과 열의 매트릭스로 배열된 메모리 셀들을 갖는 메모리 셀 어레이와;A memory cell array having memory cells arranged in a matrix of rows and columns; 외부로부터 인가되는 행 어드레스에 응답하여 상기 메모리 셀 어레이의 행을 선택하기 위한 행 선택 수단과;Row selecting means for selecting a row of the memory cell array in response to a row address applied from the outside; 외부로부터 인가되는 열 어드레스에 응답하여 상기 메모리 셀 어레이의 열을 선택하기 위한 열 선택 수단과;Column selection means for selecting a column of the memory cell array in response to a column address applied from the outside; 상기 행 및 열 선택 수단들에 의해서 선택된 메모리 셀의 셀 데이터를 감지하고 증폭하기 위한 감지 증폭 수단과;Sense amplifying means for sensing and amplifying cell data of a memory cell selected by said row and column selection means; 상기 감지 증폭 수단에 의해서 증폭된 셀 데이터를 외부로 출력하기 위한 데이터 출력 버퍼와;A data output buffer for outputting cell data amplified by the sense amplifying means to the outside; 데이터 기입 동작시 외부로부터 인가되는 데이터를 상기 감지 증폭 수단으로 전달하기 위한 데이터 입력 버퍼와;A data input buffer for transferring data applied from the outside during the data write operation to the sense amplifying means; 열 어드레스 스트로브 신호에 동기된 제 1 내부 신호 및 기입 동작을 알리는 기입 플래그 신호를 입력받아 데이터 기입 동작시 상기 데이터 입력 버퍼를 제어하기 위한 제 1 제어 신호를 발생하고, 상기 기입 플래그 신호가 반전된 제 2 제어 신호를 출력하는 제 1 제어 수단 및;Receiving a first internal signal synchronized with a column address strobe signal and a write flag signal indicating a write operation, generating a first control signal for controlling the data input buffer during a data write operation, and inverting the write flag signal; First control means for outputting a second control signal; 독출 동작을 알리는 독출 플래그 신호, 상기 제 2 제어 신호, 그리고 상기 열 어드레스 스트로브 신호에 동기된 제 2 내부 신호를 입력받아 데이터 독출 동작시 상기 데이터 출력 버퍼를 제어하기 위한 제 3 제어 신호를 발생하며, 상기 제 3 제어 신호는 상기 제 1 제어 수단으로 인가됨으로써 데이터 독출 동작시 상기 열 어드레스 스트로브 신호 천이시의 노이즈에 의해 상기 제 1 제어 수단이 활성화되는 것을 방지하기 위한 제 2 제어 수단을 포함하는 반도체 메모리 장치.Receiving a read flag signal indicating a read operation, the second control signal, and a second internal signal synchronized with the column address strobe signal, and generating a third control signal for controlling the data output buffer during a data read operation; The third control signal is applied to the first control means and includes second control means for preventing the first control means from being activated by noise during the column address strobe signal transition during a data read operation. Device. 제 1 항에 있어서,The method of claim 1, 상기 제 1 제어 수단은,The first control means, 상기 기입 플래그 신호를 입력받아 이를 반전시키기 위한 제 1 인버터와;A first inverter for receiving the write flag signal and inverting it; 상기 제 1 인버터의 출력 단자에 접속되는 일 입력 단자 및 상기 제 1 내부 신호가 인가되는 타 입력 단자를 갖는 낸드 게이트와;A NAND gate having one input terminal connected to an output terminal of the first inverter and the other input terminal to which the first internal signal is applied; 상기 제 1 인버터의 출력 단자에 접속되며, 상기 반전된 기입 플래그 신호에 동기된 상기 제 2 제어 신호를 출력하는 버퍼와;A buffer connected to an output terminal of the first inverter and outputting the second control signal synchronized with the inverted write flag signal; 상기 낸드 게이트의 출력 단자에 일 입력 단자가 접속되며, 타 입력 단자로 상기 제3 제어 신호가 인가되는 제 1 노어 게이트와;A first NOR gate connected to an output terminal of the NAND gate and to which the third control signal is applied to another input terminal; 상기 제 1 내부 신호를 반전시키기 위한 제 2 인버터와;A second inverter for inverting the first internal signal; 상기 제 1 노어 게이트와 상기 제 2 인버터의 출력 신호들에 응답하여 상기 제 1 제어 신호를 출력하며, 상기 제 1 제어 신호를 래치하는 수단을 포함하는 반도체 메모리 장치.And means for outputting the first control signal in response to output signals of the first NOR gate and the second inverter, and latching the first control signal. 제 2 항에 있어서,The method of claim 2, 상기 버퍼는 직렬 접속되는 제 3 및 제 4 인버터들을 포함하는 반도체 메모리 장치.And the buffer includes third and fourth inverters connected in series. 제 2 항에 있어서,The method of claim 2, 상기 래치 수단은 직렬로 접속되는 제 2 및 제 3 노어 게이트들을 포함하는 반도체 메모리 장치.And said latch means comprises second and third NOR gates connected in series.
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