KR970007849B1 - 반도체 패키지 - Google Patents

Abstract

요약 없음

Description

반도체 패키지

제1도는 일반적으로 알려지고 있는 반도체 패키지의 구조를 보인 단면도.

제2도는 종래 적층형 반도체 패키지의 일 예를 보인 사시도.

제3도는 본 발명에 의한 반도체 패키지의 일 예를 보인 단면도.

제4도는 본 발명에 의한 적층형 반도체 패키지의 구조를 보인 단면도.

제5도는 동상의 측면 구조도.

제6도는 본 발명 반도체 패키지의 다른 실시예를 보인 단면도.

제7도는 본 발명 반도체 패키지의 또 다른 실시예를 보인 단면도.

* 도면의 주요부분에 대한 부호의 설명

11 : 반도체 칩12 : 리드 프레임

13 : 리드14 : 패키지 몸체

15 : 절취부15a : 리드 어라인용 돌기부

18 : 솔더 페이스트

본 발명은 반도체 패키지에 관한 것으로, 특히 기억 용량 확장을 위해 적어도 2개 이상의 패키지를 쌓아올려 구성하는 적층 구조에 적합하도록 한 반도체 패키지에 관한 것이다.

반도체 기억 소자중 디램(DRAM)의 경우, 여러가지 형태의 플라스틱 패키지로 제작을 하고 있다.

예로서, 가장 범용으로 사용되고 있는 에스오제어(SOJ : Small Outline J-lead Package) 타입이 있고, 특수한 경우에 사용하는 지프(ZIP : Zigzag Inline Package) 타입이 있으며, 또 규격화되고 있는 메모리 카드(Memory Card)에 적합하도록 구성된 티에스오피(TSOP : Thin Small Outline Package)타입 등이 있다.

제1도는 일반적인 플라스틱 패키지의 단면 구조를 보인 것으로, 딥(DIP : Dual Inline Package) 타입을 도시한 것인 바, 이를 참조하여 플라스틱 패키지의 제조 공정을 간단히 살펴보면 다음과 같다.

먼저, 리드 프레임의 패들(1) 위에 날개로 분리된 반도체 칩(2)을 접착제(도시 생략)로 부착시킨다. 이를 다이 본딩 공정이라 한다.

이후 일정온도에서 일정시간 동안 큐어링(Curing)을 실시한 후 반도체 칩(2)의 본드 패드(2a)와 리드 프레임의 인너 리드(3)를 골드 와이어(4)로 상호 연결시켜 전기적으로 연결시키는 와이어 본딩 공정을 수행한다.

와이어 본딩이 끝나면, 에폭시 수지(5)를 사용하여 반도체 칩(2)을 인캡슐레이션 시키는 몰딩 공정을 수행한다. 따라서, 외부의 열적, 기계적 충격으로 부터 반도체 칩(2)을 보호할 수가 있는 것이다.

상기와 같은 몰딩 공정이 완료된 후에는 아웃 리드(6)를 도금하는 플래팅 공정, 리드를 지지하고 있는 댐바를 절단하는 트림 공정 및 기판에 실장이 용이하도록 아웃 리드(6)를 소정 형태로 절곡 형성하는 포밍 공정을 진행하여 도면과 같은 플라스틱 패키지를 제조하는 것이다.

상기와 같이 제조된 일반적인 플라스틱 패키지는 아웃 리드(6)의 형상에 따라 제이-리드(J-lead), 걸 윙-리드(Gull Wing-lead) 및 버트-리드(Butt-lead) 등으로 구분할 수 있으며, 도면은 버트-리드의 형상을 하고 있는 패키지를 보인 것으로, 이는 기판의 솔더공에 아웃 리드(6)를 삽입하여 솔더링하는 것으로 실장된다.

여기서, 상기한 제이-리드와 걸 윙-리드의 경우는 기판에 표면 실장할 수 있는 것으로서, 이는 삽입형에 비해 발전된 형태이다.

한편, 최근 시스템의 다기능화와 고성능화를 추구하면서 응용되는 반도체 부품에 대한 요구도 점점 경박단소화 되고 있다.

그 일예로서, 반도체 기억 소자를 여러개 적층시켜 그 기억 용량을 증대시키려는 노력이 진행되고 있다.

상기한 바와 같은 패키지의 적층구조가 제2도에 도시되어 있는 바, 이는 반도체 소자의 기억 용량을 9배로 증가시키기 위해 위로 9개의 반도체 소자를 적층시켜 구성한 것으로, 제일 아랫쪽의 반도체 소자(10)는 걸 윙 형태의 리드 타입으로 기판(도시되지 않음)에 표면 실장되어 지고, 그 위쪽의 반도체 소자(10')들은 버트-리드 형태로서 상, 하 로 솔더링 되어 구성된다.

결국 9개의 각 반도체 소자(10)(10')(…)들의 같은 전기 단자(아웃 리드)들이 일률적으로 연결되도록 적층되어 하나의 반도체 패키지를 구성하고 있는 것이다.

이와 같은 적층 반도체 패키지는 각각의 반도체 소자(10)(10')들이 보유한 기억 용량이 적층 반도체 소자의 갯수만큼 증가하여 대용량의 기능을 수행할 수 있는 것이다.

그러나, 상기한 바와 같은 종래의 반도체 패키지 및 그 적층구조에 있어서는, 상, 하 반도체 소자(10)(10')의 아웃 리드(6)를 정확히 일치시켜 솔더링하기가 어렵고, 이에 따라 생산성 저하의 문제가 대두되었으며, 또 솔더 조인트 불량으로 품질 및 신뢰성 측면에서 문제가 발생되고 있었다.

이를 감안하여 창안한 본 발명의 목적은 기억 용량 확장을 위해 적어도 2개 이상의 패키지를 쌓아올려 구성하는 적층 구조에 적합하도록 한 반도체 패키지를 제공함에 있다. 본 발명의 다른 목적은 기억용량을 확장시킨 적층형 반도체 패키지를 제공함에 있다.

본 발명의 다른 목적은 기억 용량을 확장시킨 적층형 반도체 패키지를 제공하는데 있다.

본 발명의 또 다른 목적은 패키지 적층시, 상, 하 패키지의 리드 어라인을 용이하게 할 수 있도록 한 반도체 패키지를 제공하는 데 있다.

상기와 같은 본 발명의 목적을 달성하기 위하여, 전기적인 신호를 입·출력하는 반도체 칩을 리드 프레임이라는 구조물로 지지함과 아울러 그 리드 프레임의 리드와 전기적으로 접속, 연결시키고, 상기 칩과 그 칩에 전기적으로 연결된 리드의 일부를 포함하는 일정 면적을 플라스틱 수지로 사출, 성형하여 외부 환경과 밀폐시키는 패키지 몸체를 포함하는 반도체 패키지에 있어서, 상기 리드 프레임의 리드단부가 패키지 몸체의 하면 양측에 위치하도록 대략 J자 형상으로 절곡, 형성하고 상기 패키지 몸체의 상면 양측에 리드의 상단부를 노출시키기 위한 절취부를 형성하여, 상, 하로의 적층이 용이하도록 구성한 것을 특징으로 하는 반도체 패키지가 제공된다.

본 발명의 다른 목적을 달성하기 위하여 상기한 반도체 패키지를 적어도 두개 이상 적층하고, 상, 하 패키지의 리드를 도전성 접착제로 접속시켜 구성함을 특징으로 하는 적층형 반도체 패키지가 제공된다.

이하, 상기한 바와 같은 본 발명에 의한 반도체 패키지를 첨부 도면에 의거하여 보다 상세히 설명한다.

첨부한 제3도는 본 발명에 의한 반도체 패키지의 구조를 보인 단면도 이고, 제4도는 본 발명 반도체 패키지의 적층 구조를 보인 단면도이며, 제5도는 제4도의 측면 구조도로서, 이에 도시한 바와 같이, 본 발명에 의한 반도체 패키지는 전기적인 신호를 입, 출력하는 반도체 칩(11)을 리드 프레임(12)이라는 구조물로 지지함과 아울러 그 리드 프레임(12)의 리드(13)와 전기적으로 접속, 연결시키고, 상기 칩(11)과 그 칩(11)에 전기적으로 연결된 리드(13)의 일부를 포함하는 일정면적을 플라스틱 수지로 사출, 성형하여 외부 환경과 밀폐시키는 패키지 몸체(14)를 포함하는 반도체 패키지에 있어서, 상기 리드프레임(12)의 리드(13) 단부(13a)가 패키지 몸체(14)의 하면 양측에 위치하도록 대략 J자 형상으로 절곡, 형성하고, 상기 패키지 몸체(14)의 상면 양측에 리드(13)의 상단부(13b)를 노출시키기 위한 절취부(15)를 형성하여 상, 하로의 적층이 용이하도록 구성한 것으로, 도면에서 미설명 부호 16은 반도체 칩(11)을 탑재하여 지지하는 패들을 보인 것이다.

즉, 본 발명에 의한 반도체 패키지는 패키지 몸체(14)의 상면양측으로 반도체 칩(11)에 전기적으로 연결된 리드(13)의 일부를 노출시켜 적층시 상부에 위치하는 패키지의 리드(13)가 얹혀질 수 있도록 구성한 것으로, 이때 상기 반도체 칩(11)은 다수개의 금속 와이어(17)에 의한 와이어 본딩 방법으로 리드 프레임(12)의 리드(13)와 전기적으로 접속, 연결되어 구성된다.

한편, 상기한 바와 같은 반도체 패키지를 적어도 2개 이상 적층하여 구성한 구조의 반도체 패키지가 제4도 및 제5도에 도시되어 있는 바, 이를 간단히 살펴보면 다음과 같다.

도시한 바와 같이, 하부 패키지(P)의 절취부(15)로 노출된 리드(13)에 상부 패키지(P')의 리드(13) 하단부가 일치하여 적층되어 있고, 상기 상, 하 패키지(P)(P')의 리드(13) 접촉부에는 도전성 접착제, 예컨대 솔더 페이스트(18)가 개재되어 전기적인 접속을 이루고 있다.

이와 같은 반도체 패키지의 적층 구조에 있어서, 도시예에서는 2개의 패키지를 적층한 것을 도시하고 있으나, 이를 꼭 한정하는 것은 아니며, 상기와 같은 방법으로 여러개의 패키지를 적층하여 그 기억 용량을 적층 패키지의 수만큼 증가 시키도록 구성할 수 있다.

그리고, 상기한 바와 같은 본 발명에 의한 적층 구조의 반도체 패키지를 구성함에 있어서는, 제5도에 도시한 바와 같이, 상, 하 패키지의 리드 어라인을 용이하게 하기 위하여 절취부(15)의 각 리드(13) 사이에 리드 어라인용 돌기부(15a)를 형성하여 상, 하 패키지의 리드를 솔더 조인트함에 있어서 문제가 발생되지 않도록 되어 있다.

상기와 같이 구성된 본 발명에 의한 패키지의 절취부(15) 및 돌기부(15a) 구조는 몰드 금형 제작시 상부 금형의 형상을 약간 변형, 예컨대 본 발명의 취지에 적합하도록 개선하는 것으로, 간단하게 달성할 수 있게 된다.

한편, 이상에서 서술한 본 발명에 의한 반도체 패키지를 제조함에 있어서는, 기본적으로 일반적인 플라스틱 반도체 패키지를 제조하는 방법에 준하고 있으나, 다만 몰딩 공정시 금형의 구조를 개선하여 패키지 몸체(14)의 상면 양측에 절취부(15)가 형성되게 함과 아울러 그 절취부(15)의 각 리드(13)사이에 돌기부(15a)가 형성되게 하여 제조하는 것이다.

이와 같이 구성된 반도체 패키지를 이용하여 적층형 반도체 패키지를 제조함에 있어서는, 2개 이상의 패키지를 패키지 몸체(14)의 절취부(15)에 노출된 리드(13)와 상부에 위치하는 패키지 리드(13)의 하단부를 일치시켜 적층하고, 상기 상, 하 패키지의 리드 접촉부를 솔더 페이스트(18)를 이용하여 전기적으로 접속시키는 것으로, 용량이 배가된 적층 구조의 반도체 패키지를 제조하는 것이다.

이상에서 상세히 설명한 바와 같이, 본 발명의 반도체 패키지에 의하면, 패키지 몸체의 상면 양측에 리드 노출을 위한 절취부를 형성하여 패키지의 적층을 용이하게 하고, 또 상기 절취부의 각 리드사이에 리드 어라인을 용이하게 하기 위한 리드 어라인용 돌기부를 형성하여 패키지 적층시의 상, 하 리드를 쉽게 일치시킴으로써 용량증가를 위한 적층형 반도체 패키지 제조의 생산성, 품질 및 신뢰성을 향상시킬 수 있다는 잇점이 있다.

한편, 첨부한 제6도는 본 발명에 의한 적층형 반도체 패키지의 다른 실시예를 보인 것으로, 도시한 바와 같이, 다른 실시예에 의한 반도체 패키지는 반도체 칩(11)과 리드 프레임(12)의 리드(13)를 전기적으로 접속, 연결함에 있어서, 상기한 일 실시예에서와 같이 통상적인 와이어 본딩에 의하지 않고, 패들이 없는 리드 프레임(12)의 리드(13)를 반도체 칩(11)의 상면에 폴리이미드계열의 절연성 필름(19)을 개재하여 부착한 엘오씨(LOC : Lead On Chip) 타입으로 다이 본딩하고, 상기 칩의 중간부에 형성한 본딩 패드와 리드 프레임(12)의 리드(13)를 금속 와이어(17)에 의한 와이어 본딩 방법으로 전기적인 접속을 이루도록 구성한 것으로, 그외 본 발명의 반도체 패키지를 구성하는 다른 구성을 상술한 일 실시예와 동일하게 이루어지며, 그 제조방법은 통상적인 엘오씨 타입 반도체 패키지의 제조에 준하여 제조된다.

그리고, 첨부한 제7도는 본 발명에 의한 반도체 패키지의 또 다른 실시예를 보인 것으로, 이는 도시한 바와 같이, 반도체 칩(11)을 엘오씨 타입으로 이 본딩한 후, 그 칩의 본딩 패드에 솔더 범프(20)를 형성하여 그 솔더 범프(20)와 리드 프레임(12)의 리드(13)를 열압착 본딩함으로써 전기적으로 접속되도록 구성한 것이다.

그외 구성은 상술한 일 실시예와 다른 실시예와 같게 이루어져 있으므로 여기서는 상세한 설명은 생략한다.

이와 같이 구성된 본 발명의 다른 실시예에 의한 반도체 패키지를 이용한 적층형 반도체 패키지의 구조 및 제조 방법은 상술한 일 실시예와 동일하며, 그 효과 또한 같다.

Claims (7)

1. 전기적인 신호를 입, 출력하는 반도체 칩을 리드 프레임이라는 구조물로 지지함과 아울러 그 리드 프레임의 리드와 전기적으로 접속, 연결시키고, 상기 칩과 그 칩에 전기적으로 연결된 리드의 일부를 포함하는 일정 면적을 플라스틱 수지로 사출, 성형하여 외부 환경과 밀폐시키는 패키지 몸체를 포함하는 반도체 패키지에 있어서, 상기 리드 프레임의 리드 단부가 패키지 몸체의 하면 양측에 위치 하도록 대략 J자 형상으로 절곡, 형성하고, 상기 패키지 몸체의 상면 양층에 리드의 상단부를 노출시키기 위한 절취부를 형성하여 상, 하로의 적층이 용이하도록 구성한 것을 특징으로 하는 반도체 패키지.
2. 제1항에 있어서, 상기 반도체 칩은 다수개의 금속 와이어에 의한 와이어 본딩 방법으로 리드 프레임의 리드와 전기적으로 접속, 연결되어 구성된 것을 특징으로 하는 반도체 패키지.
3. 제1항에 있어서, 상기 반도체 칩의 상면에 패들이 없는 리드 프레임의 리드가 폴리이미드계열의 절연 필름의 개재하에 부착되고, 반도체 칩과 리드가 다수개의 금속 와이어에 의한 와이어 본딩 방법으로 전기적으로 접속, 연결되어 구성된 것을 특징으로 하는 반도체 패키지.
4. 제1항에 있어서, 상기 반도체 칩의 상면에 패들이 없는 리드프레임의 리드가 위치되고, 상기 칩의 본딩 패드에 형성된 솔더범프에 의한 탭 본딩 방법으로 리드와 전기적으로 접속, 연결되어 구성된 것을 특징으로 하는 반도체 패키지.
5. 제1항 내지 제4항 중 어느 한 항 기재의 반도체 패키지를 적어도 2개 이상 적층하고, 상, 하 패키지의 리드를 도전성 접착제를 이용, 전기적으로 접속시켜 구성함을 특징으로 하는 적층형 반도체 패키지.
6. 제5항에 있어서, 상, 하의 반도체 패키지 리드가 용이하게 일치되도록 패키지 몸체의 절취부로 노출된 리드의 사이에 리드 어라인용 돌기부가 형성된 것을 특징으로 하는 반도체 패키지.
7. 제5항에 있어서, 상기 도전성 접착제는 솔더 페이스트인 것을 특징으로 하는 반도체 패키지.