KR970004621B1

KR970004621B1 - 디지탈 격자 필터

Info

Publication number: KR970004621B1
Application number: KR1019880005552A
Authority: KR
Inventors: 크리스티얀 마리아 기엘리스 게라르두스; 요하네스 페트루스 보게트스 안토니우스; 얀 빌렘 반 레르 베르 게 스테벤
Original assignee: 엔.브이.필립스 글로아이람펜파브리켄; 이반 밀러 레르너
Priority date: 1987-05-15
Filing date: 1988-05-13
Publication date: 1997-03-29
Also published as: US4884230A; KR880014739A; DE3882802D1; EP0292058A1; EP0292058B1; JPS63304708A; DE3882802T2; NL8701170A; HK140394A

Abstract

요약 없음

Description

디지탈 격자 필터

제1도는 2N 스테이지를 가지고 있는 순환격자필터의 공지된 구성을 도시하는 도면.

제2도는 위치와 시간의 함수로서 제1도에 도시된 필터 내부의 신호 흐름을 나타내는 다이어그램.

제3도는 위치와 시간의 함수로서 제1도에 도시된 필터 내부의 신호 흐름을 나타내는 다른 다이어그램.

제4도는 본 발명에 따른 격자필터의 한 그룹의 필터 스테이지에서 제3도에 도시된 신호 흐름에 대한 임의적 회로 구성의 개략적인 다이어그램.

제5도는 처리장치에서 완전히 실현된 제4도에서 도시된 임의적 실시예를 도시하는 도면.

제6도는 클럭펄스 사이클동안 제5도에 도시된 처리 장치의 상태에 대한 논리 테이블을 도시하는 도면.

제7도는 제5도에 도시된 두개의 연속적인 처리장치에 관한 흐름도.

제8a 내지 8d도는 제5도에 도시된 처리장치의 다른 실시예에 대한 네개의 개략적인 다이어그램.

제9a도는 격자필터의 스테이지의 제2구성을 도시하는 도면.

제9b도는 제9a도에 도시된 필터와 관련되는 위치와 시간의 함수로서 필터에서의 신호 흐름을 도시하는 도면.

제9c도는 제9a도에서 도시되고 본 발명에 따른 동일한 방법으로 표현된 위치와 시간의 함수로서 필터에서의 신호 흐름을 도시하는 도면.

제10a도는 격자필터의 스테이지의 제3구성을 도시하는 도면.

제10b도는 위치와 시간의 함수로서 제10a도에 도시된 필터에서의 신호 흐름을 도시하는 도면.

제10c도는 본 발명에 따른 동일한 방법으로 표현된 위치와 시간의 함수로서 제10a도에서 도시된 필터에서의 신호 흐름을 도시하는 도면.

제11a도는 격자필터의 스테이지의 제4구성을 도시하는 도면.

제11b도는 위치와 시간의 함수로서 제11a도에 도시된 필터에서의 신호 흐름을 도시하는 도면.

제11c도는 본 발명에 따른 방법으로 표현된 제11a도에서 도시된 필터에서의 신호 흐름을 도시하는 도면.

제12도는 폴-제로(pole-zero) 필터 구성에서 합체되는 순환 격자필터를 도시하는 도면.

제13도는 본 발명에 따른 구성에서 제12도에 도시된 필터를 도시하는 도면.

*도면의 주요부분에 대한 부호의 설명*

58 : 제1프로세서61 : 증배기

62, 63, 64 : 가산기 회로65 : 스테이지

본 발명은 디지탈 격자필터에 관한 것으로, 이 필터는 입력신호를 수신하는 한쌍의 입력 및 출력신호를 공급하는 한쌍의 출력을 각기 가지고 있는 다수의 동일한 스테이지를 구비하고 있으며, 이들 스테이지는 직렬로 접속되어 있고, 각각의 스테이지는 두개의 상호 연결된 브랜치 및 이들 브렌치 중에서 지연수단을 구비하는 하나의 브랜치로 구성되며, 다수의 연속적인 직렬 접속된 필터 스테이지는 한 그룹을 형성하고, 필터 스테이지의 각 그룹의 두 브랜치는 제1브랜치에서의 시간 지연이 제2브랜치에서의 시간 지연이 같게 되는 지연수단을 구비한다.

그러한 격자필터는 1985년 11월, CAS-32권, 제11호, 1130 내지 1139페이지, 회로 및 시스템 IEEE 회보에서 출간된, 히데노리 기무라의 논문, 명칭 "디지탈 필터의 일반화된 스와츠형태 및 격자-사다리 실현"에서, 특히 제8도에 공지되어 있다. 그중에서도 특히, 상기 논문에서 참고로 기술된 논문, 1973년 12월 AU21권, 제6호, 오디오 및 전자음향에 관한 IEEE 회보에서 출간된 에이, 에이치, 그레이와 제이. 디. 마켈의 명칭 "디지탈 격자 및 사다리 필터 합성"에서 격자필터는 아주 양호한 특성을 가지고 있으며, 특히 격자필터가 언어의 모델을 직접 번역하기 때문에 언어처리분야의 많은 응용에서 실현된다는 것은 공지된 사실이다. 일반적으로, 올-폴(all-pole) 음향필터로 구성된 모델은 언어통로용으로 사용되며, 이것은 올-폴 분석필터의 사용을 요한다. 필터에 의해 처리될 신호의 샘플링 비율이 비교적 낮은 언어처리의 경우에 있어서, 신호가 격자필터의 연속적인 스테이지에 의해 순차적으로 처리되게 하여, 신호샘플 간격동안 계산수가 필터 스테이지의 수와 같도록 하는 것은 분석 격자필터 또는 합성 격자필터에 대한 문제를 야기시키지 않을 것이다.

그러나, 많은 다른 경우에서 격자필터, 특히, 순환 격자필터를 이용하는 것도 또한 바람직하다. 비교적 짧은 거리를 갖는 순환필터는 비교적 긴 임펄스 응답을 제공할 수 있어서, 요구된 계산수가 적어질 수 있으므로, 많은 경우에서 아주 고무적이다. 각각의 순환필터, 특히, 적합한 순환필터에서의 문제점은 필터에서의 폴이 단위원 외부에 있을 때 불안정하게 될 수 있다는 사실이다. 격자필터는 작은 워드길이가 사용될 수 있다는 장점을 가질뿐 아니라, 필터계수의 값에 따라서 안정성에 관한 요구사항이 쉽게 실증될 수도 있다.

상기 기술된 그레이와 마켈의 공지된 올-폴 순환 격자필터는 제1도에서 도시된다. 이 필터는 2N 스테이지의 직렬 배열은 구성될 수 있는데, 각각의 스테이지는 두개의 브렌티(1 및 2)로 구성되며, 증배기 회로(3 및 4)가 합체되는 접속을 통하여 상호 연결된다. 가산기회로(5)에서, 브랜치(1)의 입력신호 e(i)(n)는 중배인수가 k^a(i)인 증배기회로(4)의 출력신호와 조합되며, 반면에 가산기회로(6)에서 브랜치(2)의 입력신호는 증배인수가 k^b(i)인 증배기회로(3)의 출력신호와 조합된다. 1샘플주기 이상으로 브랜치(2)의 입력신호 d(i-1)(n)를 지연시키는 지연소자(7)의 회로는 브랜치(2)의 입력에 접속된다.

브랜치(1)의 출력신호는 다음과 같다.

e(i-1)(n)=e(i)(n)+k^b(i)d(i-1)(n-1)(1)

브랜치(2)의 출력신호는 다음과 같다.

d(i)(n)=k^a(i)e(i-1)(n)+d(i-1)(n-1)(2)

방정식(1) 및 (2)는 선행하는 샘플주기동안 d(i)(n)을 계산하기 위하여, 선행 스테이지의 d(i-1)(n-1)값을 갖고, 또한 동일한 샘플간격동안 선행 스테이지의 신호 e(i)(n)를 알기 위해 신호 e(i-1)(n)를 갖는 것을 도시한다. 이것은 연속적인 샘플링간의 간격동안 특정한 샘플이 처음부터 끝까지 필터를 순환하는 충분한 시간이 있는 한 문제가 되지 않는다. 그때 방정식 (1) 및 (2)은 i=2n으로 시작하는 처리수단에 의해 순차적으로 계산될 수 있는데, 여기에서 e(2N)(n)은 필터의 입력에서 실질적인 신호 샘플 X(n)과 같고 i=1로 끝나며, 여기에서 신호 샘플 y(n)은 신호 e(0)(n)로서 필터출력에서 유용하다. 계속하여, 다음 신호 샘플 X(n+1)=e(2N)(n+1)이 수신될 수 있으며, 여기에서 계산된 d(i)(n)의 값은 그 선행값을 추정한다.

이러한 모든것은 올-폴 격자필터에 의해 실현된 소정크기의 디지탈필터의 실행상의 상당한 제한을 가하는 것이 명백하다. 실시간 시스템에서, 그러한 실행이 전반적으로 가능 또는 불가능하다는 사실은 유용한 처리기의 속도에 좌우된다. 각각의 스테이지는 적어도 한번의 곱셈 및 한번의 가산을 요한다는 사실은 불확실한 두 시스템 클럭펄스 사이에서 한 스테이지 이상의 처리로 된다는 것이다. 시스템 클럭펄스 지속시간은 샘플 주기와 같을 수 있지만, 대개는 훨씬 짧다. 테이블 조사 방법이 사용될지라도, 2N 연산은 단일샘플주기에서 실행되어야할 것이며 또한 요구된 기억용량은 아주 커야한다. 한 스테이지에 대한 입력신호는 두 신호워드(e(i)(n) 및 d(i-1)(n-1) 및 한 계수워드(K(i))를 요구한다. 이들은 한 어드레스로 인코드될 수 있는데, 이 어드레스는 충분한 수의 비트에서 스테이지 출력신호를 포함하여 두 신호 e(i-1)(n) 및 d(i)(n)을 인코드 한다. 8-비트 신호 및 4-비트 계수에 있어서, 이것은 샘플 주기당 2N배 어드레스될 두 개의 메가바이트 메모리를 요한다.

그러한 테이블조사 방법을 사용할지라도, 순환 격자필터의 최대 간격을 샘플링 비율과 역비례를 유지한다. 그리하여, 필터의 최대 간격은 샘플 주기와 시스템 클럭-주기간의 비율과 같다. 대력폭이 25KHz인 신호에 대하여, 이상적인 방법으로 배열된 20스테이지의 간격을 갖는 올-폴 격자필터는 대략 1MHz의 시스템 클럭을 요하게 되며 나이키스트 주파수는 50KHz가 된다. 현재 이것은 충분히 가능하지만, 아직도 많은 시스템은 훨씬 높은 샘플링 비율을 요하게 되어, 존재하는 특히 경제적으로 타당한 하드웨어의 제한점에 도달하게 되다. 예로, FM-수신기용 역-멀티패스 필터를 구성하고자 하면, 변환될 FM 신호가 제로 주파수 반송파로 다운되는 것을 가정할 때, FM-신호에 대한 샘플링 비율은 대략 0.5MHz가 된다. 필터가 커버가능한 최소 지연은 대략 50μS이다. 20스테이지를 초과하는 이러한 간단한 예에서조차 두개의 인입신호 샘플간의 간격동안, 즉, 대략 2μS 내에서 순차적으로 계산되는 실산이 도시된다. 이것은 존재하는 하드웨어를 가지고는 경제적으로 실행불가능하다.

상기 히데노리 기무라의 논문은 일반 공식이 어떻게 격자필터의 매트릭스로 표현하기 위해 유도될 수 있는가를 기술한다. 이러한 매트릭스 표현, 소위 말하는 논문에서 일반화된 슈와츠 형태로 유도시킨 이후, n차의 디지탈 필터의 2^n-1격차실현이 도시된다. 이러한 실현중의 하나에서, 지연수단은 두 브랜치의 지연이 동일하게 하기 위해 격자필터의 두 브랜치에 합체되어진다. 논문에서는 필터에서의 가장 긴 지연-자유 경로의 길이를 감소시키며 필터의 처리율을 증가시키는 것이 가능하다고 기술하고 있지만, 이것이 어떻게 실현되는지는 설명하고 있지 않으며 또한 아무 단서도 내포하고 있지 않다. 본 발명은 상기 기술된 형태보다 더 높은 샘플링 비율을 가지며 저가의 하드웨어로 간단한 방법으로 이행될 수 있는 순환 격자필터를 제공하는 목적을 갖는다.

본 발명은 상기 기술된 형태의 격자필터를 제공하는데, 각각의 그룹은 연속적인 우수의 직렬 접속필터를 구비하며 각각의 그룹은 샘플간격동안 그룹중의 두 출력 신호를 두 입력신호로부터 계산하는 하나 이상이 처리 장치를 구비하고 있다. 반면에 연속적인 그룹의 처리 장치는 다른 샘플링 순간동안 출력신호를 계산한다.

이하 도면을 참조하여 실시예에 관하여 설명될 바와 같이, 본 발명에 의하여 격자필터의 특성에 영향을 미치지 않고, 비교적 느리고 비용 효과적인 처리장치를 갖는 순환 격자필터를 제공하는 것이 가능하다.

그 자체로서 공지되고 제1도에서 도시된 격자 필터는 이미 상기에서 설명되었다. 필터에서 여러 신호에 대한 동일한 기호를 사용할 때, 순간 n-1, n 및 n+1에서 각 스테이지 i+1, i, i-1 및 i-2에서 신호 e는 제2도에서 도시된 방법대로 표현될 수 있다. 이들 도면에서 화살표는 신호 e 또는 d가 다른 신호에 의존하는 것을 나타낸다. 제2도에서 도시된 점선 박스에서 신호 그룹으로부터 명백한 바와 같이, 신호 e(i-1)(n)는 신호 e(i)(n)에 의존하고 신호 e(i-2)(n)는 신호 e(i-1)(n)에 의존한다. 이것은 순간 n에서 신호 e가 또한 순간 n에서 선행 스테이지의 신호 e에 의존한다는 것을 의미한다. 이것은 한 샘플간격동안 다수의 스테이지의 병행계산을 불가능하게 한다.

제3도는 순간 n-1, n 및 n+1때 각 스테이지 i, i-1 및 i-2에서의 신호 e 및 d의 행로를 나타내는 본 발명에 따른 다른 방법을 도시한다. 이러한 방법으로 신호 흐름이 나타날 때, 샘플링 순간 n 때 e 및 d의 값은 격자필터에서 선행 스테이지의 순간 n 때 e 및 d의 값에만 의존하며 그 이후 순간 n-1 때 계산된 신호 e 및 d에 의존한다. 이러한 사실은 이미 공지되었고 메모리에 기억되어 있다. 본 발명은, 예로, 2N 스테이지를 구비하는 순환 격자필터에서의 신호값이 N 처리장치를 제공함으로써 병행하여 계산될 수 있는 인식에 기초하는데, 상기 처리장치 각각은 샘플간격동안 한 그룹에 조합된 한쌍의 인접한 필터 스테이지중의 제1 및 제2 스테이지의 출력신호만을 연속하여 계산한다. 이것은 신호 e(i)(n), e(i-1)(n), d(i-1)(n) 및 d(i)(n)이 특정한 순간에 계산될 때, 선행 스테이지쌍에 대한 값은 샘플링 순간 n-1때 계산되며 다음 스테이지쌍에 대한 값은 샘플링 순간 n-1때 계산되는 것을 의미한다. 제3도로부터 알 수 있는 바와 같이, 다음 스테이지쌍은 순간 n때 선행 스테이지쌍의 계산을 요한다. 이것은 또한 본 발명에 따른 필터에 있어서 필터의 출력신호는 N샘플 주기이후 유용하다는 것을 의미한다. 이것은 필터 스테이지쌍의 병행처리가 상당히 낮은 처리비율로 실행가능하다는 점에서 유익하다.

제4도는 제1도에 도시된 격자필터의 한쌍의 필터 스테이지가 병행 처리될 수 있는 본 발명에 따른 격자필터를 제공하기 위해 그룹을 형성하며 변경될 수 있는 방법을 도시한다. 게다가, 스테이지 i의 지연 스테이지(7)는 스테이지 i+1의 브랜치(1)의 입력으로 전달된다. 필터 스테이지쌍에서 지연소자는 격자필터의 특성에 영향을 미치지 않고 본 발명에 따른 격자필터에서 시프트될 수 있다는 것이 입증될 수 있다. 이 문맥에서 이용될 수 있는 이론은(1976년) 북 2, 볼륨 30, 90 내지 96페이지 : AEU의 에이. 페트베이스의 논문 명칭 "디지탈 필터 회로망의 실현성"에서 기술되어 있다. 제4도에서 도시된 형태의 다수의 이중필터 스테이지는 제1도에서 도시된 필터와 특성이 동일한 격자필터내에 조합될 수 있는데, 그러나, 제1도에서, 완전한 필터의 스테이지 2N 및 스테이지 1 사이에서, 지연은 N 샘플간격보다 적은 신호처리시에 발생하는데, 이 경우의 그 지연은 모든 스테이지에 균일하게 적용된다.

제4도에 도시된 바와 같은 필터의 입력 및 출력 신호 사이의 관계는 다음 식과 같다.

e(i)(n)=e(i+1)(n)+k^b(i+1)d(i)(n-1)(3)

d(i+1)(n)=k^a(i+1)e(i)(n)+d(i)(n-1)(4)

e(i-1)(n)=e(i)(n)+k^b(i)d(i-1)(n-1)(5)

d(i)(n)=k^a(i)e(i-1)(n)+d(i-1)(n-1)(6)

만일 연속필터 스테이지가 적절하게 동기화되면, 상기 방정식은 주기적으로 실행될 수 있어서, 멀티-프로세서의 사용이 가능하다는 것이 입증된다.

제5도는 제4도에서 도시된 이중필터 스테이지가 디지탈 집적회로의 도움으로 처리장치로서 실현될 수 있는 방법을 간략화된 다이어그램으로 도시한다. 이 처리장치는 다수의 버퍼회로(20 내지 30)를 포함하는데, 이 버퍼는 클럭펄스의 제어하에 각 버퍼회로에서 발생하는 신호를 통과(스테이지 1) 또는 차단(스테이지 0) 시킬 수 있다. 각가의 회로(20 내지 30)는 신호 e(i)(n) : e(i-1)(n) : d(i)(n) 및 d(i-1)(n)을 포함한다. 각각의 버퍼회로(24 내지 27)는 계수 k^b(i+1), k^b(i), k^a(i+1) 및 k^a(i)를 포함한다. 각각의 버퍼회로(30 및 31)는 스위칭 기능을 수행하며 그 신호 내용은 명료성을 기하기 위해 u(i) 및 v(i)로 표현된다. 신호내용이 p(i), q(i) 및 r(i)로 표시된 버퍼회로(32, 33 및 34)는 프로세서 35MA와 함께 작동하는데, 이 프로세서는 계산할때, (새로운) 출력신호 r(i)를 발생하며, 그 식은 r(i)(new)=p(i)·q(i)+r(i)(old)이다. 샘플링 간격동안, 출력신호 e(i-1)(n) 및 d(i+1)(n)이 각 방정식 (4) 및 (5)를 만족시키도록 하기 위하여, 제6도에 따른 버퍼 회로의 제어를 제공하는 12 클럭펄스가 발생한다.

제6도는 1 및 0을 포함하고 있는 테이블에 의하여 샘플링 간격동안 여러 버퍼회로(20 내지 34)의 상태를 도식적으로 도시한다. 모든 버퍼회로가 (0) 상태인 클럭 펄스 주기동안, 회로(35)는 계산을 행한다.

제7도는 제5도에 도시된 바와 같이 어떻게 두개의 연속적인 처리장치가 방정식(3) 내지 (6)을 계산하는가를 나타내는 흐름도이다. 이러한 계산을 하기 위해, 특정한 순간에 단계 i에 의해 계산이 행해지는 것을 나타내는 상태 플래그 S(i)가 이용된다. 즉, 만일 스테이지 i가 방정식 (3) 및 (4)를 풀면 S(i)=1이며 방정식 (5) 및 (6)이 풀리면 S(i)=0가 된다. 이 상태 플래그는 동일한 방정식을 계산하는 모든 인접한 처리장치가 비지(busy) 상태인가를 입증하기 위하여 요구되여, 이들 스테이지간의 동기화가 확실해진다. 제5도의 흐름도에서 스테이지의 표기는 도시된 처리장치가 i로 표시되고 인접한 처리장치가 i+2 및 i-2로 각기 표시되도록 선택된다.

제5도에 도시된 처리장치의 수 N은 N 샘플간격 이상으로 지연된 출력에 필터의 출력신호가 도달하는 N 처리 장치를 갖는 격자필터내에 조합된다. 처리장치당 하나의 프로세서를 제공하는 것이 바람직하지 않을 수 있는데, 이것은 본 발명의 실시예에서 두개의 종래 격자 필터 스테이지를 구비하지만 두 프로세서는 저속형의 프로세서이다. 그러한 경우에, 제1프로세서는 방정식 (3) 및 (4)를 풀기 위해 이용되며 제2프로세서는 방정식 (5) 및 (6)을 풀기 위해 이용된다. 이것은 필터로 인가된 신호의 샘플링 비율이 너무 높아서 종래 기술의 프로세서로 인가된 신호가 이러한 샘플링 비율과 대치할 수 없을 때 극히 유용하다. 낮은 속도로 작동하지만 상당히 비용 효과적이면서 한 샘플간격에서 각기 두개의 방정식을 해결할 수 있는 두개의 프로세서의 사용은 유익할 것이다.

제8a 내지 8d도는 두개의 프로세서를 구비하는 처리장치가 어떻게 이중필터 스테이지로 구성될 수 있는가를 제5도에 이미 도시된 신호경로를 생략하여 간략화된 다이어그램으로 도시한다. 이러한 처리장치는 근본적으로 18버퍼회로(40 내지 58)로 구성되는데, 이 버퍼는 클럭신호의 명령에서 그 신호내용을 발생할 수 있다. 버퍼회로(40 내지 43) 각각은 이중필터 스테이지의 입력 및 출력신호를 포함하며, 버퍼회로(44 내지 47) 각각은 필터상수 k^a(i), k^b(i), k^a(i+1) 및 k^b(i+1)포함한다. 버퍼회로(48 내지 51)는 제1 프로세서(58)와 연합되며 그 내부에서 발생하는 신호는 A1, B1, C1 및 R1으로 각기 도시된다. 계산 작동중에서 프로세서는 버퍼회로(51)로 신호를 인가하며, 그 식은 R1=C1·B1+A1이다.

버퍼회로(52 내지 55)는 제 2프로세서(59)와 연합되며, 유용한 신호는 A2, B2, C2 및 R2로 표시된다. 계산후에 프로세서(59)는 버퍼(55)로 신호를 인가하며 그 식은 R2=C2·B2+A2이다.

사실상, 버퍼회로(56 및 57)는 이중 버퍼회로이며, 버퍼회로(56)는 신호 e(i)의 먼저값 및 새로운 값을 포함하며 버퍼회로(57)는 신호 d(i)의 먼저 값 및 새로운 값을 포함한다.

이하에는, 제8a 내지 8d도에서 도시된 신호 흐름에 대한 계산, 즉 버퍼 Y에서 신호가 버퍼 X로 전달되는 것을 나타내는 표시 XY을 개략적으로 도시한다.

제8a도 : e(i)(new)←R₁←B₁←d(i-1) ; C1←k^a(i) : A₁e(i)(old) (59)로 계산 : R₁=C₁B₁+A₁

제8b도 : d(i+1)←R₂: B₁←R₁, C₂←k^b(i) : A₂←d(i-1) : (60)으로 계산 : R₂=C₂B₂+A₂

제8c도 : e(i-1)←R₁: B₁←d(i) : C₁←k^a(i-1) : A₁←e(i+1) : (59)로 계산 : R₁=C₁B₁+A₁

제8d도 : di(new)←R₂: B₂←R₁: C₂←k^b(i+1)←d(i)(old) : (60)으로 계산 : R₂=C₂B₂+A₂

이러한 네 계산이후, 방정식 (3) 내지 (6)의 결과가 알려지며 다음 신호샘플에 대한 계산이 실행될 수 있다. 제8a 및 8b도에서 표시된 계산이 동시에 행해질 수 있으며 또한 제8c 및 8d도에서 표시된 계산이 동시에 실행될 수 있는 것이 명백해지는데, 이것은 전체적으로 독립적인 신호가 이러한 각각의 계산을 위해 이동되기 때문이다. 프로세서(58 및 59)의 각각은 한 프로세서만이 각각의 이중필터 스테이지에 유용한 경우에 한 샘플간격동안 네번의 계산대신에 두번의 계산을 하는 것이 요구될 뿐이다. 그리하여 저속의 프로세서가 이용될 수 있다.

본 발명은 제1도에 도시된 두-중배기 격자 필터 스테이지의 이행으로 규정되지는 않는다. 에이·에이치·그레어 및 제이. 디. 마켈의 상기 논문의 제3도 및 제4도에서 도시된 바와 같이 한-중배기 또는 네-중배기 격자 필터 스테이지에서 본 발명을 이용하는 것도 또한 가능하다. 이러한 몇몇의 다른 필터 스테이지에 대하여 무슨 방법으로 본 발명이 만족될 수 있는가를 간략히 설명된다.

제9도는 한 중배기(61) 및 세 가산기 회로(62, 63 및 64) 및 자연 스테이지(65)를 갖는 격자필터 스테이지를 도시한다. 다음 방정식은 출력신호 e(i-1)(n) 및 d(i)(n)을 나타낸다.

e(i-1)(n)=e(i)(n)+k(i)〔e(i)(n)-d(i-1)(n-1)〕(7)

d(i)(n)=ki〔e(i)(n)-d(i-1)(n-1)〕+d(i-1)(n-1)(8)

이 방정식은 제9b도에서 도시된 다이어그램에 의해 제2도를 참조하여 설명된 방법으로 표현될 수 있다. 이 다이어그램은, 그것이 제9a도에 도시된 격자 필터를 구성하는 스테이지에서 평행한 신호를 처리하는 것이 단순히 가능하지 않음을 보여주는데, 그 이유는, 예를들어 e(i)가 선행 샘플간격동안 신호 d(i)에 의존할뿐 아니라 동일한 샘플간격동안 신호 e(i+1) 상에도 의존하기 때문이다. 그러나, 제9b도에 도시된 바와 같이 다이어그램은 제9c도에 도시된 다이어그램으로 재배열될 수 있으며, 그것으로부터 e(i-1)(n) 및 d(i)(n)은 인접 스테이지의 동일 샘플간격동안 신호 e(i)(n)은 및 d(i+ 1)(n)에만 의존하며 나머지에 대해서는, 선행 샘플 간격동안 계산되었으며 공지되었으며, 결국 메모리로부터 판독될 수 있는 신호에만 의존한다. 그리하여, 본 발명에 따라서, 우수 예를들면, 두개의 필터 스테이지는 더블 필터 스테이지로 항상 결합될 수 있으며, 모든 더블 필터 스테이지는, 그 개별 프로세서에 의해 평행하게 처리될 수 있다. 2N스테이지를 갖는 필터의 경우에 그 절을 살펴볼 필요없이 입력 및 출력간에 N 샘플간격의 최대 지연이 있게 된다.

제9a도에 도시된 바와 같이 필터 스테이지는, 스테이지 i+1의 신호 e(i+1)(n)에 대한 입력 직후에 스테이지 i로부터 오는 톱필터 브랜치에 지연소자(65)를 배치시키며, 스테이지 i+1 및 i를 케스케이드 시키므로, 제4도에 도시된 바와 같이 동일한 방식으로 결합될 수 있다.

제10도는 네개의 멀티플라이어(70 내지 73), 두개의 가산기(74, 75) 및 지연 스테이지(76)를 구비하는 격자필터 스테이지를 도시한다. 이 필터 스테이지의 출력신호에 대해서 다음이 성립된다.

e(i-1)=cos⊃(i)·e(i)(n)-sin⊃(i)·d(i-1)(n-1)〕(9)

d(i)(n)=sin⊃(i)·e(i)(n)+cos⊃(i)·d(i-1)(m-1)〕(10)

이 방정식은 제10b도에 도시된 다이어그램에 의해서도 표시될 수 있다. 재배열할 때, 이 다이어그램 e(i-1)(n) 및 d(i)(n)은 다시 동일한 샘플가격동안 하나의 인접필터 스테이지의 신호에 전적으로 의존하며, 메모리로부터 판독될 수 있는 선행 샘플 간격으로부터의 신호에 의존한다. 그리하여, 본 발명에 따라, 제10a도에 표시된 두 필터 스테이지는 더블 스테이지내에서 하나의 결합된 처리 유니트와 결합될 수 있으며, 여기서 모든 더블 스테이지는 평행하게 작동하며 각각은 그들 자신의 처리 유니트를 갖는다.

결국, 제11a도는 두개의 멀티플라이어(80, 81), 두개의 가산기회로(82, 83) 및 지연회로(84)를 갖는 격자 필터 스테이지의 제3변형을 도시한다. 제9 및 제10도에 도시된 것과 유사한 방식으로, 제11b도에 도시된 다이어그램은 다음 방정식,

e(i-1)(n)=e(i)(n)+d(i-1)(k^a(i)+k^b(i))d(i)(n)=d(i-1)(n-1)(11)

으로부터 유도될 수 있다. 이 다이어그램은 제11도에서 나타나는 바와 같이 본 발명을 수행하기 위해 적당한 다이어그램에 재배치될 수 있다.

결국, 본 발명의 수행이 모든 폴 순환 격자필터에 제한되는 것이 아니라, 폴-제로필터 구조에서 수행될 수 있으며, 여기서 그 구성은 제12도에 도시된 바와 같은 형태를 갖는다. 모든 필터 스테이지의 출력신호 d(i)(n)이 항상 가중되며 출력신호 y(n)을 구성하기 위해 가산되는 격자필터는, 1980년 2월, ASSP 28권, 제1권, 음향, 음성 및 신호처리에 관한 IEEE 의사록중 디. 패릭, 엠. 아메드 및 에스. 디. 에스턴스 등의 "순환필터용 적응 격자 알로리즘"에 공지되어 있다.

그러한 필터에서는 샘플 간격이 가용처리기에 대해 격자필터를 통해 순차적으로 실행하기에 너무 짧은 문제점이 있어서, 그러한 경우에 본 발명은 유리하게 사용될 수 있다. 그러나, y(n)의 계산을 위해, 모든 필터 스테이지에 대해 i=1 내지 2N인 모든 신호 d(i)(n)은 순간 n에서 유용해져야 한다는 문제가 있다. 예를들면, 이것은 스테이지 2N의 신호 d(2N)(n)이 신호 d(1)(n)이 계산되기까지 N샘플간격에 대해 기억되어야함을 의미하며, 이것은 N 심볼간격의 최대지연으로 본 발명의 기본 개념에 따라 실행된다.

이 문제를 해결하기 위해, 제13도에 개략적으로 도시된 구성이 이용될 수 있으며, 이 경우에 본 발명에 따른 격자필터의 더블 스테이지는 N단일 스테이지(90-1 내지 90-N)으로 명백히 도시된다. N 더블 필터 스테이지의 출력신호를 기억하는 것은 N²/2 메모리 장소(91-1 내지 91-N)을 요구하는데, 이것은 상기 다이어그램에 명백히 도시된다. 스테이지 N의 신호는, 단지 하나의 간격에 대해 스테이지(1)의 신호가 기억되는 것에 반해 N 샘플 간격에 대해 기억되어야 한다. 각 컬럼내 마지막 메모리 장소(91)의 가중된 출력신호 U(N)-U(1)은 가산되어 출력신호 y(n)를 함께 발생한다. N 출력신호의 이 가산은 항상 하나의 샘플간격 내에서 역시 발생되어야 하지만, 이것은 큰 값 N에 대해서도 항상 큰 문제를 발생하지는 않는다.

본 발명에 따른 방법으로 구성된 격자필터는 적응필터로서 사용될 수 있다. 그러한 경우에 계수는 필터 스테이지의 선정된 적응 알고리즘의 도움으로 필터 스테이지의 출력신호에 기초해 교정되는데, 이것은, 제13도에 도시된 필터의 경우에, 스테이지 N의 출력 신호가, N²/2 메모리 장소의 메모리 중간을 요구하는 N샘플 간격을 위해, 기억되어야 하며 그리하여 선행 필터 스테이지 2-N의 모든 출력신호가, 적응 알고리즘의 도움으로 이 신호를 처리하기 위해서 스테이지(1)의 출력신호가 사용되는 순간 n에서와 같이 사용되는 것을 의미한다.

그러나, 본 발명에 따른 격자필터의 양호한 실시예에서, 단지 N 부가적 메모리는 격자필터가 적응되도록 설계될 때 충족되며, 이 경우에 상기 계수는 모든 샘플간격에 대해 보정되는 것이 아니라, 단지 모든 N 샘플간격에만 보정된다. 단일 메모리 장소가 각 스테이지쌍에 지정되므로, 스테이지 i로부터 발생하는 신호는 i 샘플간격에 대한 메모리 장소 i에서 유지되며, 따라서 N 간격후에 필터 스테이지로부터의 신호는 순간 n에서 모든 메모리 장소에서 발생하지 않는다. 대신에 N 메모리 장소 이상을 제공하며 하나 이상의 각 그룹을 연결시키는 것이 가능하며, 이 메모리는 선정된 수의 샘플간격에 대해 출력신호를 기억하기 위해 설계되며, 상기 계수는 가능한 다른 수의 샘플간격 후에 주기적으로 재보정된다.

필터계수, 예를 들면, N 간격에 대해서 한번씩의 재보정은 실제로 유리함이 판명되었다. 왜냐하면 상기 계수를 보정할때 발생하는 종래의 현상이 계수가 새롭게 재보정되기전에 상기 위치에서 소멸되기 때문이다. 결국, 본 발명에 따른 격자필터의 구조로 인해서, 이 필터는 직접형(1) 필터로 수정될 수 있다. 본 발명에 따라서 상기 필터의 내부 구성은 변하지 않는다. 제4도에 도시된 필터에 대해서 직접형(1)은 계수 k^a를 닐(nill)로 감소시키므로 획득될 수 있다. 직접형(1) 필터에 대한 상세한 설명이 1974년 프렌티스홀의 41면, 씨. 알. 라비너 및 비. 골드스의 "디지탈 신호처리의 원리 및 응용"에 주어져 있다.

2N 필터 스테이지를 갖는 격자필터를 평행하게 처리하는 것이 더블 "종래" 필터 스테이지를 참조하여 상술된다 할지라도, 기본적으로, 또다른 우수의 인접한 종래의 필터 스테이지를 예를들면, 4 또는 6개의 스테이지를 단일그룹으로 결합시키는 것이 실행가능하며, 적어도 하나의 처리기를 유지하는 단을 처리 유니트를 수집하여 사용하며 그것들을 처리하는 것이 가능하다. 상기 그룹이 그 이상으로 두개의 필터 스테이지를 구비하지 않을때 그리고 2N 스테이지를 갖는 격자필터에 대한 N 그룹 대신에 P 그룹(P<N)이 있을때, P²/2 메모리 장소는 제13도의 설명에서 알 수 있는 바와 같이 N²/2 메모리 대신에 이 필터를 위해 요구된다. 그러한 경우에 한 적응 격자필터는 적어도 P 메모리 장소를 갖도록 제공된다. 필터 스테이지의 수가 반드시 우수일 필요는 없다. 왜냐하면 필터 스테이지가 본 발명에 따른 방식으로 그룹될 수 있으며 나머지 필터 스테이지가 종래의 방법으로 순차적으로 처리될 수 있다. 그리하여, 여파되는 신호의 샘플링비 및 사용된 처리 유니트의 속도에 의존해서, 처리 유니트의 최적수를 선택하며 각 출원에 대해 최적의 가격/수행 비율을 실시하는 것이 가능하다.

Claims

입력 신호를 수신하는 한쌍의 입력 및 출력 신호를 공급하는 한쌍의 출력을 각각 갖는 직렬 배열로 접속된 다수의 동일한 스테이지를 구비하며, 상기 각각의 스테이지는 두개의 상호 연결된 브랜치 및 지연 수단을 구비하는 상기 브랜치중 한 브랜치로 이루어지며, 다수의 연속적인 직렬 필터 스테이지는 그룹을 형성하고 필터 스테이지의 각 그룹중의 두 브랜치는 제1브랜치에서의 지연 시간이 제2브랜치에서의 지연 시간과 동일하도록 하는 지연 수단을 포함하는 디지탈 격자 필터에 있어서, 각각의 그룹은 우수개의 연속 직렬 접속된 필터 스테이지를 포함하고 각각의 그룹은 샘플기간동안 두 입력 신호에 따라 두 출력 신호를 계산하는 단일 처리 장치만 포함하는 반면, 연속적인 그룹의 처리 장치는 다른 샘플 순간 동안 출력 신호를 계산하도록 구성된 것을 특징으로 하는 디지탈 격자 필터.
제1항에 있어서, 상기 필터는 동일한 다수의 그룹으로 이루어지며, 우수개의 필터 스테이지를 각각 포함하는 것을 특징으로 하는 디지탈 격자 필터.
제2항에 있어서, 상기 우수개는 두 개인 것을 특징으로 하는 디지탈 격자 필터.
제3항에 있어서, 연속적인 그룹의 처리 장치는 연속적인 샘플 순간에 출력 신호를 계산하는 것을 특징으로 하는 디지탈 격자 필터.
제4항에 있어서, 두 프로세서는 하나의 처리 장치에 포함되며, 각각의 프로세서는 샘플 기간동안 하나의 출력 신호를 계산하는 것을 특징으로 하는 디지탈 격자 필터.
제4항 또는 제5항에 있어서, 그룹의 제1브랜치는 제1입력 신호를 한 샘플 기간 이상 지연시키기 위해 제1입력과 제1출력 사이에서 직렬 배열된 제1지연 회로와, 제1가산기 회로 및 제2가산기 회로를 포함하고, 제2브랜치는 제2입력 신호를 한 샘플기간 이상 지연시키기 위해 제2입력과 제2출력 사이에 직렬 배열된 제2지연 회로, 제3가산기 회로 및 제4가산기 회로를 포함하고, 제1가산기 회로에서 제1계수로 곱해진 제2지연 회로의 출력 신호는 지연된 제1입력 신호에 가산되고, 제4가산기 회로에서 제2계수로 곱해진 제1가산기 회로의 출력 신호는 제2지연 회로의 출력 신호에 가산되고, 제2가산기 회로에서 제3계수로 곱해진 제2입력 신호는 제1가산기 회로의 출력 신호에 가산되고, 제3가산기 회로에서 제4계수로 곱해진 제2가산기 회로의 출력 신호는 제2입력 신호에 가산되는 것을 특징으로 하는 디지탈 격자 필터.
제1항 내지 제5항중 어느 한 항에 있어서, 상기 격자 필터는 P 그룹의 필터 스테이지를 포함하고, P²/2 메모리가 제공되며 각 그룹의 필터 스테이지 i(1≤i≤p)는 i 메모리의 직렬 배열의 입력에 접속되는 반면에, 직렬 배열에 연속적인 메모리는 연속적인 샘플 순간에서 그룹의 출력 신호를 기억하도록 설계되고, 각각의 직렬 배열의 최종 메모리에 기억된 신호를 격자 필터의 최종 그룹(1)의 출력 신호에 가산하기 위한 수단이 제공되는 것을 특징으로 하는 디지탈 격자 필터.
제1항 내지 제5항중 어느 한 항에 있어서, 격자 필터는 P 그룹의 필터 스테이지를 포함하고, 메모리만 제공되며, 각 그룹은 설정된 수의 샘플 기간동안 연합 그룹의 출력 신호를 기억하기 위해 배열된 한 메모리에 접속되며, 설정된 수의 제2 샘플기간 이후 위치에 기억된 신호값에 따라 그룹의 계수를 적합하게 조절하기 위한 수단이 제공되는 것을 특징으로 하는 디지탈 격자 필터.
제8항에 있어서, 필터 스테이지의 그룹 수 및 메모리의 수는 N과 동일하며, 각 그룹은 i 샘플기간동안 연합 그룹 i(1≤i≤N)의 출력 신호를 기억하도록 설계된 한 메모리에 접속되며, 상기 계수는 N 샘플기간 이후 조절되는 것을 특징으로 하는 디지탈 격자 필터.