KR970002237B1

KR970002237B1 - 아날로그 콤팬더회로

Info

Publication number: KR970002237B1
Application number: KR1019940001641A
Authority: KR
Inventors: 시노부 시오다; 마사유키 사오다
Original assignee: 가부시키가이샤 도시바; 사토 후미오
Priority date: 1993-01-29
Filing date: 1994-01-29
Publication date: 1997-02-26
Also published as: US5493699A; JPH06232785A; JP3229051B2

Abstract

내용없음.

Description

아날로그 콤팬더회로

제1도는 본 발명의 아날로그 콤팬더회로의 제1실시예에 따른 압축회로의 구성을 나타낸 블록도.

제2도는 본 발명의 제1실시예에 따른 압축회로의 이득특성을 나타낸 도면.

제3도는 본 발명의 아날로그 콤팬더회로의 제2실시예에 따른 신장회로의 구성을 나타낸 블록도.

제4도는 본 발명의 제2실시예에 따른 신장회로의 이득특성을 나타낸 도면.

제5도는 본 발명의 제1 및 제2실시예의 회로에서 사용되는 제1 및 제2아날로그 신호처리회로의 구성을 나타낸 회로도.

제6도는 본 발명의 아날로그 콤팬더회로의 제3실시예에 따른 압축회로의 구성을 나타낸 블록도.

제7도는 본 발명의 아날로그 콤팬더회로의 제4실시예에 따른 신장회로의 구성을 나타낸 블록도.

제8도는 본 발명의 아날로그 콤팬더회로의 제5실시예에 따른 압축회로의 구성을 나타낸 블록도.

제9도는 본 발명의 아날로그 콤팬더회로의 제6실시예에 따른 신장회로의 구성을 나타낸 블록도.

제10도는 종래의 압축회로의 구성을 나타낸 블록도.

제11도는 종래의 신장회로의 구성을 나타낸 블록도이다.

* 도면의 주요부분에 대한 부호의 설명

11 : 제1아날로그 신호처리회로 12 : 제2아날로그 신호처리회로

13 : 차동입력형 연산증폭회로 14 : 정류회로

15 : 기준전위 발생회로 16, 17 : 전위차 발생회로

18 : 차동입출력형의 연산증폭회로 21∼24 : N채널 MOS트랜지스터

31, 32 : 압축회로 33, 34, 36, 37 : 저항

35 : 차동입력형의 연산증폭회로 38, 39 : 신장회로

[산업상의 이용분야]

본 발명은 이동통신 등의 분야에서 사용되고, 휴대용 전화기 등에서의 노이즈 저감(noise reduction)에 사용되는 아날로그 콤팬더(analog compandor)회로에 관한 것이다.

[종래의 기술 및 그 문제점]

일반적으로, 휴대용 전화기 등에서의 노이즈 저감에는 콤팬더회로가 사용되고 있다. 이 콤팬더회로는 송신측의 압축(compressor)회로와 수신측의 신장(expander)회로로 구성되어 있는데, 종래 이러한 종류의 콤팬더회로로서 「K. Takasuka A Sigma Delta Based Square-Law Compandor Proceeding of CICC 1990」이 알려져 있다.

제10도 및 제11도는 상기 문헌에 기재되어 있는 압축회로 및 신장회로를 각각 나타내고 있다.

제10도의 압축회로는, 입력신호(Vin)가 공급되는 ∑Δ변조방식의 아날로그/디지탈 변조회로(∑ΔADC;41)와, 이 ∑ΔADC(41)의 출력(D) 및 기준전위(Vx)가 공급되는 디지탈/아날로그 변환회로(DAC;42), 이 DAC(42)의 출력으로부터 노이즈를 제거하여 출력신호(Vout)를 얻는 로우패스필터회로(LPF;43), 상기 출력신호(Vout)를 정류, 평활하여 직류전위를 형성하고, 이것을 상기 ∑ΔADC(41)에 공급하는 정류회로(44), 입력신호(Vin)의 극성을 판정하는 극성판정회로(45), 이 극성판정회로(45)의 출력에 기초하여 상기 정류회로(44)의 동작을 제어하기 위해 사용되는 클록신호를 발생하는 클록발생회로(46) 및, 상기 정류회로(44)의 출력전위를 검출하는 전위검출회로(47) 등으로 구성되어 있다. 여기에서, 상기 전위검출회로(47)는 정류회로(44)의 출력전위(Vr)가 어느 정도 높은 경우에는 이 전위(Vr)를 선택하여 상기 ∑ΔADC(41)에 공급하고, 정류회로(44)의 출력전위(Vr)가 낮아서 회로가 발진을 일으킬 우려가 있는 경우에는 이득고정용의 기준전위(Vr0)를 선택하여 상기 ∑ΔADC(41)에 공급한다.

제11도의 신장회로는, 상기 압축회로에 의해 압축된 신호를 신장하여 압축전의 신호로 복귀시키는 작용을 갖춘 것으로, 입력신호로서 압축회로의 출력신호가 공급된다. 상기 신장회로는 입력신호(Vin) 및 기준전위(Vref)가 공급되는 ∑Δ변조방식의 A/D변환회로(∑ΔADC;41)와, 입력신호(Vin)를 정류, 평활하여 직류전위를 형성하는 정류회로(44), 입력신호(Vin)의 극성을 판정하는 극성판정회로(45), 이 극성판정회로(45)의 출력에 기초하여 상기 정류회로(44)의 동작을 제어하기 위해 사용되는 클록신호를 발생하는 클록발생회로(46), 상기 ∑ΔADC(41)의 출력 및 상기 정류회로(44)의 출력이 공급되는 D/A변환회로(DAC;42) 및 이 DAC(42)의 출력으로부터 노이즈를 제거하여 출력신호(Vout)를 얻는 로우패스필터회로(LPT;43)로 구성되어 있다.

상기 압축회로 및 신장회로는 공히 ∑Δ변조방식을 이용한 디지탈방식으로, ∑Δ변조방식의 A/D변환회로와 D/A변환회로를 승산기로서 사용함으로써 콤팬더 특성을 실현하고 있다. 이 때문에, 디지탈신회처리이지만 회로규모가 커지면서 복잡해진다는 결점이 있다. 또, 디지탈신호처리이기 때문에, 입출력신호 사이의 신호지연 시간이 길어서 음질이 열화된다는 결점도 있다. 더욱이, 출력단에는 스무딩(smoothing) 필터인 로우패스필터회로(LPT)를 필요로 하기 때문에, 이것이 회로규모를 더 크게 하고 있다. 또, 전체적으로 소비전류가 많아진다는 결점도 있다.

이와 같이 종래의 아날로그 콤팬더회로는, 회로규모가 커지면서 복잡해지고, 입출력신호 사이의 신호지연시간이 길어서 음질이 열화하며, 소비전류가 많은 등의 결점이 있다.

[발명의 목적]

본 발명은 상기와 같은 사정을 고려하여 이루어진 것으로, 회로구성이 비교적 간단하여 회로규모가 작고, 신호지연이 적어 음질이 양호하며, 또 저소비 전류화를 실현할 수 있는 아날로그 콤팬더회로를 제공하고자 함에 그 목적이 있다.

[발명의 구성]

본 발명의 아날로그 콤팬더회로를 구성하는 압축회로는, 제1, 제2, 제3 및 제4입력단자와 제1 및 제2출력단자를 갖추고, 제1 및 제2출력단자의 전위가 같으며, 제1 및 제2입력단자의 입력전류의 차가 이 제1 및 제2입력단자의 전위차와 제3 및 제4입력단자의 전위차의 곱에 비례하는 바와 같은 기능을 갖추고, 제1입력단자에는 입력신호가 공급되며, 제2입력단자에는 제1기준전위가 공급되고, 제3입력단자에는 제2의 기준전위가 공급되며, 제4입력단자에는 제3기준전위가 공급되는 제1아날로그 신호처리회로와, 정(正) 및 부(負)의 입력단자를 갖추고, 상기 제1아날로그 신호처리회로의 제1 및 제2출력단자의 출력신호가 부 및 정의 입력단자에 각각 공급되는 연산증폭회로, 상기 연산증폭회로의 출력신호를 정류하는 정류회로 및, 상기 제1아날로그 신호처리회로와 마찬가지로 제1, 제2, 제3 및 제4입력단자와 제1 및 제2출력단자를 갖추고, 제1 및 제2출력단자의 전위가 같으며, 제1 및 제2입력단자의 입력전류의 차가 이 제1 및 제2입력단자의 전위차와 제3 및 제4입력단자의 전위차의 곱에 비례하는 바와 같은 기능을 갖추고, 제1입력단자에는 상기 연산증폭회로의 출력신호가 공급되며, 제2입력단자에는 상기 제1기준전위가 공급되고, 제3입력단자에는 상기 제2기준전위가 공급되며, 제4입력단자에는 상기 제2기준전위와 상기 정류회로의 출력전위의 차의 전위가 공급되고, 제1 및 제2출력단자가 상기 연산증폭회로의 부 및 정의 입력단자에 각각 접속된 제2아날로그 신호처리회로를 구비한 것을 특징으로 한다.

또, 본 발명의 아날로그 콤팬더회로를 구성하는 신장회로는, 입력신호를 정류하는 정류회로와, 제1, 제2, 제3 및 제4입력단자와 제1 및 제2출력단자를 갖추고, 제1 및 제2출력단자의 전위가 같으며, 제1 및 제2입력단자의 입력전류의 차가 이 제1 및 제2입력단자의 전위차와 제3 및 제4입력단자의 전위차의 곱에 비례하는 바와 같은 기능을 갖추고, 제1입력단자에는 상기 입력신호가 공급되며, 제2입력단자에는 제1기준전위가 공급되고, 제3입력단자에는 제2기준전위가 공급되며, 제4입력단자에는 상기 제2기준전위와 상기 정류회로의 출력전위의 차의 전위가 공급되는 제1아날로그 신호처리회로, 정 및 부의 입력단자를 갖추고, 상기 제1아날로그 신호처리회로의 제1 및 제2출력단자로부터의 출력신호가 부 및 정의 입력단자에 각각 공급되는 연산증폭회로 및, 상기 제1아날로그 신호처리회로와 마찬가지로 제1, 제2, 제3 및 제4입력단자와 제1 및 제2출력단자를 갖추고, 제1 및 제2출력단자의 전위가 같으며, 제1 및 제2입력단자의 입력전류의 차가 이 제1 및 제2입력단자의 전위차와 제3 및 제4입력단자의 전위차의 곱에 비례하는 바와 같은 기능을 갖추고, 제1입력단자에는 상기 연산증폭회로의 출력신호가 공급되며, 제2입력단자에는 상기 제1기준전위가 공급되고, 제3입력단자에는 상기 제2기준전위가 공급되며, 제4입력단자에는 제3기준전위가 공급되고, 제1 및 제2출력단자가 상기 연산증폭회로의 부 및 정의 입력단자에 각각 접속된 제2아날로그 신호처리회로를 구비한 것을 특징으로 한다.

[작용]

상기와 같이 구성된 본 발명에 의하면, 압축회로 및 신장회로에서는 각각 입력전류의 차가 입력전위차의 곱에 비례하는 바와 같은 기능을 갖춘 아날로그 구성의 제1 및 제2아날로그 신호처리회로가 연산증폭회로의 입력측과 출력측에 설치된다.

압축회로에서는 연산증폭회로의 출력이 정류회로에 의해 정류되고, 이 정류출력이 출력측의 제2아날로그 신호처리회로로 귀환됨으로써, 압축특성이 얻어진다.

신장회로에서는 입력신호가 정류회로에 의해 정류되고, 이 정류출력이 입력측의 제1아날로그 신호처리회로로 귀환됨으로써, 압축특성과는 역의 신장특성이 얻어진다.

[실시예]

이하, 예시도면을 참조해서 본 발명의 실시예를 상세히 설명한다.

제1도는 본 발명의 아날로그 콤팬더회로의 제1실시예를 나타낸 것으로, 입력신호의 압축을 수행하는 압축회로에 실시한 경우의 구성을 나타낸 블록도이다.

이 실시예의 압축회로는, 제1 및 제2아날로그 신호처리회로(11, 12)와 차동 입력형의 연산증폭회로(13), 정류회로(14), 기준전위 발생회로(15) 및 2개의 전위차 발생회로(16, 17)로 구성되어 있다.

상기 제1 및 제2아날로그 신호처리회로(11, 12)는 각각 제1입력단자(IN1), 제2입력단자(IN2), 제3입력단자(G1) 및 제4입력단자(G2)와, 제1출력단자(O1) 및 제2출력단자(O2)를 갖추고 있다. 상기 제1 및 제2아날로그 신호처리회로(11, 12)는 내부회로구성이 공히 같게 되어 있고, 제1 및 제2출력단자(01, 02)의 전위차가 같으며, 제1 및 제2입력단자(IN1, IN2)의 입력전류의 차(I1-I2)가 이 제1 및 제2입력단자(IN1, IN2)의 전위차(V1-V2)와 제3 및 제4입력단자(G1, G2)의 전위차(VG1-VG2)의 곱에 비례하는 바와 같은 기능을 갖추고 있다. 즉, 상기 아날로그 신호처리회로(11, 12)에서는 각각 하기와 같은 식이 성립하고 있다고 가정한다.

(I1-I2)=K(V1-V2) (VG1-VG2) (1)

연산증폭회로(13)의 입력측에 설치된 제1아날로그 신호처리회로(11)에서는, 제1입력단자(IN1)에는 압축을 수행하는 입력신호(VIN)가, 제2입력단자(IN2)에는 제1기준전위가, 제3입력단자(G1)에는 제2기준전위가, 제4입력단자(G2)에는 제3기준전위가 각각 공급된다. 또, 이 제1아날로그 신호처리회로(11)의 제1출력단자(O1)의 신호 및 제2출력단자(O2)의 신호는 상기 연산증폭회로(13)의 부 및 정의 입력단자에 공급된다. 여기에서, 상기 제2입력단자(IN2)에는 제1기준전위로서 아날로그의 접지전위(AGND)가 공급되고, 제3입력단자(G1)에는 제2기준전위로서 기준전위 발생회로(15)에 의해 발생되는 전위(VRD)가 공급되며, 제4입력단자(G2)에는 제3기준전위로서 전위차 발생회로(16)에 의해 얻어지는 상기 전위(VRD)와 기준전위(VREFC)의 차의 전위(VRD-VREFC)가 공급된다.

상기 정류회로(14)는 상기 연산증폭회로(13)의 출력을 정류, 평활하여 직류전위를 얻는 것으로, 여기에서 얻어진 직류전위는 상기 전위차 발생회로(17)에 공급된다.

연산증폭회로(13)의 출력측에 설치된 제2아날로그 신호처리회로(12)에서는, 제1입력단자(IN1)에는 상기 연산증폭회로(13)의 출력이, 제2입력단자(IN2)에는 제1기준전위가, 제3입력단자(G1)에는 제2기준전위가, 제4입력단자(G2)에는 제2기준전위와 상기 정류회로(14)의 출력전위의 차의 전위가 각각 공급된다. 또, 상기 제2아날로그 신호처리회로(12)의 제1출력단자(O1)의 신호 및 제2출력단자(O2)의 신호는, 상기 연산증폭회로(13)의 부 및 정의 입력단자에 공급된다. 여기에서, 상기 제2아날로그 신호처리회로(12)의 제2입력단자(IN2)에는 제1기준전위로서 아날로그의 접지전위(AGND)가 공급되고, 제3입력단자(G1)에는 제2기준전위로서 상기 전위(VRD)가 공급되며, 제4입력단자(G2)에는 전위차 발생회로(17)에 의해 얻어진 상기 전위(VRD)와 정류회로(14)의 출력전위(VRECT)의 차의 전위(VRD-VRECT)가 공급된다.

이와 같은 구성의 압축회로에 있어서, 연산증폭회로(13)에는 제2아날로그 신호처리회로(12)를 매개로 부귀환이 걸려 있어서 가상접지상태로 되기 때문에, 연산증폭회로(13)의 부의 입력단자의 전위가 아날로그의 접지전위(AGND)로 된다. 더욱이, 연산증폭회로(13)의 입력임피던스는 일반적으로 대단히 높아서 연산증폭회로(13)로 유입하는 입력전류는 0으로 간주할 수 있다. 따라서, 입력측의 제1아날로그 신호처리회로(11)에 상기 1식의 관계를 적용하면 다음의 식이 얻어진다.

(I1-I2)=K(V1-V2) (VG1-VG2)

=K(VIN-0) {VRD-(VRD-VREFC)}

=K·VIN·VREFC (2)

한편, 출력측의 제2아날로그 신호처리회로(12)에 상기 1식의 관계를 적용하면 다음의 식이 얻어진다.

(I1-I2)=K(V1-V2) (VG1-VG2)

=K(VOUT-0) {VRD-(VRD-VREFC)}

=K·VOUT·VREFC (3)

여기에서, 연산증폭회로(13)의 출력(VOUT)과 정류회로(14)의 정류출력(VRECT)은 비례관계에 있기 때문에, 상기 2식과 3식을 결합시키면 VOUT가 (VREFC·VIN) 0.5에 비례하고, 이때의 비례정수를 Kcl로 하면 다음의 식이 얻어진다.

VOUT=Kcl(VREFC·VIN)0.5 (4)

또, 상기 4식을 이득(dB)으로 표시하면 다음 식이 얻어진다.

VOUT(dB)=Kcl·VREFC·(0.5 VIN) (5)

따라서, 이 압축회로에서는 이득의 기울기가 0.5 즉 1/2의 압축특성이 얻어진다.

제2도는 상기 제1실시예의 압축회로에서의 이득특성을 나타내고 있다. 도면중, 실선으로 도시된 특성은 상기 실시예의 것이고, 점선으로 도시된 특성은 이득이 1인 경우를 각각 나타내고 있다. 도시된 바와 같이, 상기 실시예의 회로에서는 입력레벨(dBV)의 변화에 대하여 출력레벨(dBV)의 변화가 1/2로 되는 특성을 나타내고 있다. 또, 기준전위(VREFC)의 값에 의해 이득이 1인 특성과 1/2인 특성의 교점(VIN=VOUT)을 결정할 수 있다.

이와 같이 상기 실시예의 압축회로에서는, 아날로그처리에 의해 입력신호의 압축을 실시하고 있기 때문에, 입출력신호 사이의 지연이 종래보다도 대폭적으로 감소하여 에코(echo) 왜곡이 발생하지 않으므로, 양호한 음질을 얻을 수 있다. 또, 후술하지만 제1 및 제2아날로그 신호처리회로(11, 12)는 간단한 회로구성만으로 실현할 수 있기 때문에, 회로구성이 비교적 간단하게 되어 회로 규모도 작게 할 수 있다. 더욱이, 회로규모를 작게 할 수 있기 때문에 소비전류도 종래보다 적게 할 수 있다.

제3도는 본 발명의 아날로그 콤팬더회로의 제2실시예를 나타낸 것으로, 상기 제1실시예의 압축회로에 의해 압축된 신호의 신장을 수행하는 신장회로에 실시한 경우의 구성을 나타낸 블록도이다.

이 실시예의 신장회로도 상기 제1도에 나타낸 제1실시예의 압축회로와 마찬가지로 제1 및 제2아날로그 신호처리회로(11, 12)와 연산증폭회로(13), 정류회로(14), 기준전위 발생회로(15) 및 2개의 전위차 발생회로(16, 17)로 구성되어 있다. 또, 입력신호(VIN)는 제1도에 도시된 압축회로의 출력신호로 되어 있다.

이 실시예의 신장회로가 제1실시예의 압축회로와 다른 점은, 상기 정류회로(14)에는 입력신호(VIN)가 공급되고, 전위차 발생회로(17)는 상기 기준전위(VRD)와 이 정류회로(14)의 정류출력(VRECT)의 차의 전위(VRD-VRECT)를 발생하며, 이 전위차가 제1아날로그 신호처리회로(11)의 제4입력단자(G2)에 공급되는 점과, 제2아날로그 신호처리회로(12)의 제4입력단자(G2)에 상기 전위차 발생회로(16)의 출력전위(VRD-VREFC)가 공급되는 점 등 2가지이다.

이와 같은 구성의 신장회로에 있어서도, 연산증폭회로(13)에는 제2아날로그 신호처리회로(12)를 매개로 부귀환이 걸려 있어서 가상접지상태로 되고, 연산증폭회로(13)의 부의 입력단자의 전위는 아날로그의 접지전위(AGND)로 되어 연산증폭회로(13)의 입력임피던스가 대단히 높아져서 연산증폭회로(13)에 유입하는 입력전류는 0으로 간주할 수 있다. 따라서, 이 실시예의 경우에도 입력측의 제1아날로그 신호처리회로(11)에 상기 1식의 관계를 적용하면 다음의 식이 얻어진다.

(I1-I2)=K(V1-V2) (VG1-VG2)

=K(VIN-0) {VRD-(VRD-VRFCT)}

=K·VIN·VRECT (6)

(I1-I2)=K(V1-V2) (VG1-VG2)

=K(VOUT-0) {VRD-(VRD-VREFC)}

=K·VOUT·VREFC (7)

이 경우, 입력신호(VIN)와 정류회로(14)의 정류출력(VRECT)은 비례관계에 있기 때문에, 상기 6식과 7식을 결합시키면 VOUT가 1/VREFC·VIN²에 비례하고, 이때의 비례정수를 Kc2로 하면 다음의 식이 얻어진다.

VOUT=Kc2·1/VREFC·VIN²(8)

또, 상기 8식을 이득(dB)으로 표시하면 다음의 식이 얻어진다.

VOUT(dB)=Kc2·1/VREFC·(2 VIN) (9)

따라서, 상기 신장회로에서는 이득의 기울기가 2인 신장특성이 얻어진다.

제4도는 상기 제2실시예의 신장회로에서의 이득특성을 나타낸 것으로, 도면중 실선으로 도시된 특성이 상기 제2실시예의 것이고, 점선으로 도시된 특성은 이득이 1인 경우를 각각 나타내고 있다. 도시된 바와 같이, 제2실시예회로에서는 입력레벨(dBV)의 변화에 대하여 출력레벨(dBV)의 변화가 2로 되는 특성을 나타내고 있다. 또, 이 실시예의 경우도 기준전위(VREFC)의 값에 따라 이득이 1인 특성과 2인 특성의 교점(VIN=VOUT)을 결정할 수 있다.

이와 같이 상기 실시예의 신장회로에서는, 아날로그처리에 의해 입력신호의 신장을 수행하고 있기 때문에, 입출력신호 사이의 지연이 종래보다도 대폭적으로 감소하여 에코왜곡이 발생하지 않으므로, 양호한 음질을 얻을 수 있다. 또, 후술하지만 제1 및 제2아날로그 신호처리회로(11, 12)는 간단한 회로구성만으로 실현할 수 있기 때문에, 회로구성이 비교적 간단하게 되어 회로규모도 작게 할 수 있다. 더욱이, 회로규모를 작게 할 수 있기 때문에 소비전류도 종래보다 적게 할 수 있다.

다음에, 상기 제1 및 제2실시예에서 사용되는 제1 및 제2아날로그 신호처리회로(11, 12)에 대하여 설명한다. 이들의 아날로그 신호처리회로는 상술한 바와 같은 기능을 갖추고 있다. 이와 같은 회로는 예컨대 「Zdzislaw Czarnul, Novel MOS resistive Circuit for Synthesis of Fully Integrated Continuous-time Filters, Proceeding of IEEE 1986, Vol. cas-33, No. 7, July 1986」에 나타내어져 있고, 그 회로구성을 제5도에 나타낸다. 이 회로는 사이즈가 같은 동일극성, 예컨대, N채널의 제1, 제2, 제3 및 제4로 이루어진 4개의 MOS트랜지스터(21∼24)로 구성되어 있다. 제1MOS트랜지스터(21)의 소오스, 드레인 사이의 일단 및 제2MOS트랜지스터(22)의 소오스, 드레인 사이의 일단이 공통으로 접속되고, 이 공통접속점이 상기 제1입력단자(IN1)로서 기능한다. 제3MOS트랜지스터(23)의 소오스, 드레인 사이의 일단 및 제4MOS트랜지스터(24)의 소오스, 드레인 사이의 일단이 공통으로 접속되고, 이 공통접속점이 상기 제2입력단자(IN2)로서 기능한다. 제1MOS트랜지스터(21)의 소오스, 드레인 사이의 타단 및 제3MOS트랜지스터(23)의 소오스, 드레인 사이의 타단이 공통으로 접속되고, 이 공통접속점이 상기 제1출력단자(O1)로서 기능한다. 제2MOS트랜지스터(22)의 소오스, 드레인 사이의 타단 및 제4MOS트랜지스터(24)의 소오스, 드레인 사이의 타단의 공통으로 접속되고, 이 공통접속점이 상기 제2출력단자(O2)로서 가능한다. 제1MOS트랜지스터(21)의 게이트와 제4MOS트랜지스터(24)의 게이트가 공통으로 접속되고, 이 공통접속점이 상기 제3입력단자(G1)로서 기능한다. 제2MOS트랜지스터(22)의 게이트와 제3MOS트랜지스터(23)의 게이트가 공통으로 접속되고, 이 공통접속점이 상기 제4입력단자(G2)로서 기능한다.

일반적으로 비포화영역에 있는 MOS트랜지스터의 소오스, 드레인간의 전류(IDS)는, 그 게이트, 소오스간의 전압을 VGS, 임계치전압을 VTH, 드레인, 소오스간의 전압을 VDS로 하면 다음 식으로 주어진다는 것이 알려져 있다.

IDS=K{2CVGS-VTH)VDS-VDS0.5} (10)

단, K는 비례정수로, MOS트랜지스터에서의 실효캐리어의 이동도를 μ, 게이트산화막의 단위면적당 용량을 COX, 채널폭을 W, 채널길이를 L로 하면, K는 1/2·μ·COX·(W/L)로 표현된다. 여기에서 상기 제1 내지 제4MOS트랜지스터(21∼24)는 사이즈가 같고, 또한 이들이 모두 비포화영역에서 동작한다면 상기 1식과 같은 관계를 만족하며, 이 관계는 MOS트랜지스터(21∼24)의 임계치전압(VTH)에 의존하지 않는다. 더욱이, 각 MOS트랜지스터의 임계치전압을 낮게 하여 비포화영역에서 동작하는 범위를 넓게 취하면, 특성을 열화시키지 않고 저전압으로 동작시킬 수 있으므로, 전지구동의 휴대용 기기에서의 사용에 대하여 대단히 편리해진다.

다음에, 본 발명의 제3 및 제4실시예에 대하여 제6도 및 제7도를 이용하여 설명한다. 제6도 및 제7도의 실시예의 회로는, 본 발명을 상보입력신호에 대응한 압축회로 및 신장회로에 실시한 경우의 구성을 나타낸 블록도이다. 즉, 이들 양실시예의 회로에서는 입력신호로서 +VIN과 -VIN으로 이루어진 상보신호가 사용된다.

제6도의 압축회로에 있어서, 참조부호 31 및 32는 각각 상기 제1도와 마찬가지로 제1 및 제2아날로그 신호처리회로(11, 12), 차동입력형의 연산증폭회로(13), 정류회로(14), 기준전위 발생회로(15) 및 2개의 전위차 발생회로(16, 17)로 구성된 압축회로이다. 다만, 양압축회로(31, 32)의 정류회로(14)에는 연산증폭회로(13)의 출력이 공급되고 있지 않다. 상기 양압축회로(31, 32)에는 입력신호로서 +VIN과 -VIN으로 이루어진 상보신호의 각각이 공급된다.

또, 상기 양압축회로(31, 32)의 출력은 저하(33, 34) 각각을 매개로 차동입력형의 연산증폭회로(35)의 부 및 정의 입력단자에 공급된다. 상기 연산증폭회로(35)의 정의 입력단자와 아날로그의 접지전위 사이에는 저항(36)이 접속되고, 또 부의 입력단자와 출력단자 사이에는 귀환용의 저항(37)이 접속되어 있다. 이들 연산증폭회로(35)와 4개의 저항(33, 34, 36, 37)은 압축회로(32)의 출력신호와 압축회로(31)의 반전신호를 가산하는 가산회로를 구성하고 있다. 그리고, 상기 양압축회로(31, 32)의 내부의 정류회로(14)에는 입력신호로서 상기 연산증폭회로(35)의 출력이 공급된다.

또한, 이 실시예에 있어서 양압축회로(31, 32)내에 각각 정류회로(14)를 독립적으로 설치할 필요는 없으며, 어느 한쪽에 설치하고 양압축회로(31, 32)에서 공유하도록 해도 좋다.

제7도의 신장회로에서는, 상기 제6도의 압축회로(11, 12)대신에 각각 상기 제3도와 마찬가지로 구성된 신장회로(38, 39)가 사용되는 점이 다를 뿐이다. 따라서, 양신장회로(38, 39)내부의 정류회로(14)에는 입력신호로서 +VIN과 -VIN으로 이루어진 상보신호의 각각이 공급된다.

이 실시예의 경우에도, 양신장회로(38, 39)내에 각각 정류회로(14)를 독립적으로 설치할 필요는 없으며, 어느 한쪽에만 설치하고 양신장회로(38, 39)에서 공유하도록 해도 좋다.

다음에, 본 발명의 제5 및 제6실시예에 대하여 제8도 및 제9도를 이용하여 설명한다. 이 제5 및 제6실시예의 회로도 상기 제3 및 제4실시예의 회로와 마찬가지로 본 발명을 상보입력신호에 대응한 압축회로 및 신장회로에 실시한 경우이다.

제8도의 실시예의 압축회로가 상기 제1도에 나타낸 것과 다른 점은, 상기 차동입력형의 연산증폭회로(13) 대신에 입력 및 출력공유 차동형의 연산증폭회로(18)를 이용하도록 한 것과, 제1아날로그 신호처리회로(11)의 제1입력단자에는 상보입력신호의 한쪽인 +VIN을 공급하고, 제2입력단자에 상기 제1기준전위로서 상보입력신호의 다른 쪽인 -VIN을 각각 공급하도록 한 점 및, 제2아날로그 신호처리회로(12)의 제2입력단자에 상기 제1기준전위로서 연산증폭회로(18)의 정의 출력단자의 출력신호(+VOUT)를 공급하도록 한 점이다.

제9도의 실시예의 신장회로가 상기 제3도에 나타낸 것과 다른 점은, 제8도의 실시예의 회로의 경우와 마찬가지로, 상기 차동입력형의 연산증폭회로(13) 대신에 입력 및 출력공유 차동형의 연산증폭회로(18)를 이용하도록 한 점과, 제1아날로그 신호처리회로(11)의 제1입력단자에는 상보입력신호의 한쪽인 +VIN을 공급하고, 제2입력단자에는 상기 제1기준전위로서 상보입력신호의 다른 쪽인 -VIN을 각각 공급하도록 한 점 및, 제2아날로그 신호처리회로(12)의 제2입력단자에 상기 제1기준전위로서 연산증폭회로(18)의 정의 출력단자의 출력신호(+VOUT)를 공급하도록 한 점이다.

제8도 및 제9도에 나타낸 바와 같이 차동구성으로 함으로써, 상기 제1 및 제2아날로그 신호처리회로(11, 12)에서의 게이트전압에 의한 이동도(mobility) 변조효과를 상쇄할 수 있어 보다 저왜율을 실현할 수 있다.

또한, 본 발명은 상기 각 실시예에 한정되지 않고, 여러 가지의 변형이 가능하다. 예컨대, 제1 및 제2아날로그 신호처리회로(11, 12)가 상기 제5도에 나타낸 바와 같은 회로구성으로 되어 있는 경우에 대하여 설명하였지만, 이것은 상기한 바와 같은 기능을 갖춘 것이라면 어떠한 구성의 것이라도 사용할 수 있다.

한편, 본원 특허청구범위의 각 구성요건에 병기한 도면의 참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로서, 본원 발명의 기술적 범위를 도면에 도시된 실시예에 한정할 의도로 병기한 것은 아니다.

[발명의 효과]

이상 설명한 바와 같이 본 발명에 의하면, 회로구성이 비교적 간단하여 회로규모가 작고, 신호지연이 적어서 음질이 양호하며, 또 저소비전류화를 실현할 수 있는 아날로그 콤팬더회로를 제공할 수 있다.

Claims

제1, 제2, 제3 및 제4입력단자와 제1 및 제2출력단자를 갖추고, 제1 및 제2출력단자의 전위가 같으며, 제1 및 제2입력단자의 입력전류의 차가 이 제1 및 제2입력단자의 전위차와 제3 및 제4입력단자의 전위차의 곱에 비례하는 바와 같은 기능을 갖추고, 제1입력단자에는 입력신호가 공급되며, 제2입력단자에는 제1기준전위가 공급되고, 제3입력단자에는 제2기준전이가 공급되며, 제4입력단자에는 제3기준전위가 공급되는 제1아날로그 신호처리회로(11)와, 정(正) 및 부(負)의 입력단자를 갖추고, 상기 제1아날로그 신호처리회로(11)의 제1 및 제2출력단자의 출력신호가 부 및 정의 입력단자에 각각 공급되는 연산증폭회로(13), 이 연산증폭회로(13)의 출력신호를 정류하는 정류회로(14) 및, 상기 제1아날로그 신호처리회로(11)와 마찬가지로 제1, 제2, 제3 및 제4입력단자와 제1 및 제2출력단자를 갖추고, 제1 및 제2출력단자의 전위가 같으며, 제1 및 제2입력단자의 입력전류의 차가 이 제1 및 제2입력단자의 전위차와 제3 및 제4입력단자의 전위차의 곱에 비례하는 바와 같은 기능을 갖추고, 제1입력단자에는 상기 연산증폭회로(13)의 출력신호가 공급되며, 제2입력단자에는 상기 제1기준전이가 공급되고, 제3입력단자에는 상기 제2기준전위가 공급되며, 제4입력단자에는 상기 제2기준전위와 상기 정류회로(14)의 출력전위의 차의 전위가 공급되고, 제1 및 제2출력단자가 상기 연산증폭회로(13)의 부 및 정의 입력단자에 각각 접속된 제2아날로그 신호처리회로(12)를 구비한 것을 특징으로 하는 아날로그 압축회로.
제1항에 있어서, 상기 입력신호가 정 및 부의 상보신호로 이루어지고 상기 연산증폭회로(13)가 정 및 부의 출력단자를 갖추며, 상기 제1아날로그 신호처리회로(11)의 제1입력단자에는 상기 입력신호의 정 및 부의 상보신호중 어느 한쪽이 공급되고, 제2입력단자에는 상기 입력신호의 정 및 부의 상보신호의 다른 쪽이 상기 제1기준전위로서 공급되며, 상기 제2아날로그 신호처리회로(12)의 제1입력단자에는 상기 연산증폭회로(13)의 부의 출력단자의 출력신호가 공급되고, 제2입력단자에는 상기 연산증폭회로(13)의 정의 출력단자의 출력신호가 상기 제1기준전위로서 공급되는 것을 특징으로 하는 아날로그 압축회로.
입력신호를 정류하는 정류회로(14)와, 제1, 제2, 제3 및 제4입력단자와 제1 및 제2출력단자를 갖추고, 제1 및 제2출력단자의 전위가 같으며, 제1 및 제2입력단자의 입력전류의 차가 이 제1 및 제2입력단자의 전위차와 제3 및 제4입력단자의 전위차의 곱에 비례하는 바와 같은 기능을 갖추고, 제1입력단자에는 입력신호가 공급되며, 제2입력단자에는 제1기준전위가 공급되고, 제3입력단자에는 제2기준전위가 공급되며, 제4입력단자에는 상기 제2기준전위와 상기 정류회로(14)의 출력전위의 차의 전위가 공급되는 제1아날로그 신호처리회로(11), 정 및 부의 입력단자를 갖추고, 상기 제1아날로그 신호처리회로(11)의 제1 및 제2출력단자로부터의 출력신호가 부 및 정의 입력단자에 각각 공급되는 연산증폭회로(13) 및, 상기 제1아날로그 신호처리회로(11)와 마찬가지로 제1, 제2, 제3 및 제4입력단자와 제1 및 제2출력단자를 갖추고, 제1 및 제2출력단자의 전위가 같으며, 제1 및 제2입력단자의 입력전류의 차가 이 제1 및 제2입력단자의 전위차와 제3 및 제4입력단자의 전위차의 곱에 비례하는 바와 같은 기능을 갖추고, 제1입력단자에는 상기 연산증폭회로(13)의 출력신호가 공급되며, 제2입력단자에는 상기 제1기준전위가 공급되고, 제3입력단자에는 상기 제2기준전위가 공급되며, 제4입력단자에는 상기 제3기준전위가 공급되고, 제1 및 제2출력단자가 상기 연산증폭회로(13)의 부 및 정의 입력단자에 각각 접속된 제2아날로그 신호처리회로(12)를 구비한 것을 특징으로 하는 아날로그 신장회로.
제3항에 있어서, 상기 입력신호가 정 및 부의 상보신호이고 상기 연산증폭회로가 정 및 부의 출력단자를 갖추며, 상기 정류회로(14) 및 상기 제1아날로그 신호처리회로(11)의 제1입력단자에는 상기 상보한 입력신호중 한쪽이 공급되고, 상기 제1아날로그 신호처리회로(11)의 제2입력단자에는 상기 상보한 입력신호의 다른 쪽이 상기 제1기준전위로서 공급되며, 상기 제2아날로그 신호처리회로(12)의 제1입력단자에는 상기 연산증폭회로(13)의 부의 출력단자의 출력신호가 공급되고, 제2입력단자에는 상기 연산증폭회로(13)의 정의 출력단자의 출력신호가 상기 제1기준전위로서 공급되는 것을 특징으로 하는 아날로그 신장회로.
제1항에 있어서, 상기 제1 및 제2아날로그 신호처리회로의 각각이 사이즈 및 극성이 같은 제1, 제2, 제3 및 제4MOS트랜지스터(21∼24)로 구성되고, 상기 제1MOS트랜지스터(21)의 소오스, 드레인 사이는 상기 제1입력단자와 제1출력단자 사이에 삽입되고, 게이트는 제3입력단자에 접속되며, 상기 제2MOS트랜지스터(22)의 소오스, 드레인 사이는 상기 제1입력단자와 제2출력단자 사이에 삽입되고, 게이트는 제4입력단자에 접속되며, 상기 제3MOS트랜지스터(23)의 소오스, 드레인 사이는 상기 제2입력단자와 제1출력단자 사이에 삽입되고, 게이트는 제4입력단자에 접속되며, 상기 제4MOS트랜지스터(24)의 소오스, 드레인 사이는 상기 제2입력단자와 제2출력단자 사이에 삽입되고, 게이트는 제3입력단자에 접속되어 이루어진 것을 특징으로 하는 아날로그 압축회로.
제3항에 있어서, 상기 제1 및 제2아날로그 신호처리회로(11, 12)의 각각이 사이즈 및 극성이 같은 제1, 제2, 제3 및 제4MOS트랜지스터(21∼24)로 구성되고, 상기 제1MOS트랜지스터(21)의 소오스, 드레인 사이는 상기 제1입력단자와 제1출력단자 사이에 삽입되고, 게이트는 제3입력단자에 접속되며, 상기 제2MOS트랜지스터(22)의 소오스, 드레인 사이는 상기 제1입력단자와 제2출력단자 사이에 삽입되고, 게이트는 제4입력단자에 접속되며, 상기 제3MOS트랜지스터(23)의 소오스, 드레인 사이는 상기 제2입력단자와 제1출력단자 사이에 삽입되고, 게이트는 제4입력단자에 접속되며, 상기 제4MOS트랜지스터(24)의 소오스, 드레인 사이는 상기 제2입력단자와 제2출력단자 사이에 삽입되고, 게이트는 제3입력단자에 접속되어 이루어진 것을 특징으로 하는 아날로그 신장회로.
정 및 부의 상보신호로 이루어진 입력신호와, 제1, 제2, 제3 및 제4입력단자와 제1 및 제2출력단자를 갖추고, 제1 및 제2출력단자의 전위가 같으며, 제1 및 제2입력단자의 입력전류의 차가 이 제1 및 제2입력단자의 전위차와 제3 및 제4입력단자의 전위차의 곱에 비례하는 바와 같은 기능을 갖추고, 제1입력단자에는 상기 정 및 부의 상보신호중 어느 한쪽의 입력신호가 공급되며, 제2입력단자에는 제1기준전위가 공급되고, 제3입력단자에는 제2기준전위가 공급되며, 제4입력단자에는 제3기준전위가 공급되는 제1아날로그 신호처리회로, 정 및 부의 입력단자를 갖추고, 상기 제1아날로그 신호처리회로의 제1 및 제2출력단자의 출력신호가 부 및 정의 입력단자에 각각 공급되는 제1연산증폭회로, 제1정류회로, 상기 제1아날로그 신호처리회로와 마찬가지로 제1, 제2, 제3 및 제4입력단자와 제1 및 제2출력단자를 갖추고, 제1 및 제2출력단자의 전위가 같으며, 제1 및 제2입력단자의 입력전류의 차가 이 제1 및 제2입력단자의 전위차와 제3 및 제4입력단자의 전위차의 곱에 비례하는 바와 같은 기능을 갖추고, 제1입력단자에는 상기 제1연산증폭회로의 출력신호가 공급되며, 제2입력단자에는 상기 제1기준전위가 공급되고, 제3입력단자에는 상기 제2기준전위가 공급되며, 제4입력단자에는 상기 제2기준전위와 상기 제1정류회로의 출력전위의 차의 전위가 공급되고, 제1 및 제2출력단자가 상기 제1연산증폭회로의 부 및 정의 입력단자에 각각 접속된 제2아날로그 신호처리회로, 상기 제1아날로그 신호처리회로와 마찬가지로 제1, 제2, 제3 및 제4입력단자와 제1 및 제2출력단자를 갖추고, 제1 및 제2출력단자의 전위가 같으며, 제1 및 제2입력단자의 입력전류의 차가 이 제1 및 제2입력단자의 전위차와 제3 및 제4입력단자의 전위차의 곱에 비례하는 바와 같은 기능을 갖추고, 제1입력단자에는 상기 정 및 부의 상보신호의 다른쪽의 입력신호가 공급되며, 제2입력단자에는 상기 제1기준전위가 공급되고, 제3입력단자에는 상기 제2기준전위가 공급되며, 제4입력단자에는 상기 제3기준전위가 공급되는 제3아날로그 신호처리회로, 정 및 부의 입력단자를 갖추고, 상기 제3아날로그 신호처리회로의 제1 및 제2출력단자의 출력신호가 부 및 정의 입력단자에 각각 공급되는 제2연산증폭회로, 제2정류회로, 상기 제1아날로그 신호처리회로와 마찬가지로 제1, 제2, 제3 및 제4입력단자와 제1 및 제2출력단자를 갖추고, 제1 및 제2출력단자의 전위가 같으며, 제1 및 제2입력단자의 입력전류의 차가 이 제1 및 제2입력단자의 전위차와 제3 및 제4입력단자의 전위차의 곱에 비례하는 바와 같은 기능을 갖추고, 제1입력단자에는 상기 제2연산증폭회로의 출력신호가 공급되며, 제2입력단자에는 상기 제1기준전위가 공급되고, 제3입력단자에는 상기 제2기준전위가 공급되며, 제4입력단자에는 상기 제2기준전위와 상기 제2정류회로의 출력전위의 차의 전위가 공급되고, 제1 및 제2출력단자가 상기 제2연산증폭회로의 부 및 정의 입력단자에 각각 접속된 제4아날로그 신호처리회로, 정 및 부의 입력단자를 갖추고, 상기 제1 및 제2연산증폭회로의 출력신호 중 어느 한쪽을 반전시켜 양자를 가산하는 가산회로(33∼37) 및, 이 가산회로(33∼37)의 출력신호를 상기 제1 및 제2정류회로에 입력신호로서 각각 공급하는 수단을 구비한 것을 특징으로 하는 아날로그 압축회로.
제7항에 있어서, 상기 제1 및 제2정류회로가 하나의 정류회로를 공유하고 있는 것을 특징으로 하는 아날로그 압축회로.
정 및 부의 상보신호를 갖춘 입력신호와, 이 입력신호의 정 및 부의 상보신호를 각각 정류하는 제1 및 제2정류회로, 제1, 제2, 제3 및 제4입력단자와 제1 및 제2출력단자를 갖추고, 제1 및 제2출력단자의 전위가 같으며, 제1 및 제2입력단자의 입력전류의 차가 이 제1 및 제2입력단자의 전위차와 제3 및 제4입력단자의 전위차의 곱에 비례하는 바와 같은 기능을 갖추고, 제1입력단자에는 상기 입력신호의 정 및 부의 상보신호 중 한쪽이 공급되며, 제2입력단자에는 제1기준전위가 공급되고, 제3입력단자에는 제2기준전위가 공급되며, 제4입력단자에는 상기 제2기준전위와 상기 제1정류회로의 출력전위의 차의 전위가 공급되는 제1아날로그 신호처리회로, 정 및 부의 입력단자를 갖추고, 상기 제1아날로그 신호처리회로의 제1 및 제2출력단자의 출력신호가 부 및 정의 입력단자에 각각 공급되는 제1연산증폭회로, 상기 제1아날로그 신호처리회로와 마찬가지로 제1, 제2, 제3 및 제4입력단자와 제1 및 제2출력단자를 갖추고, 제1 및 제2출력단자의 전위가 같으며, 제1 및 제2입력단자의 입력전류의 차가 이 제1 및 제2출력단자의 전위차와 제3 및 제4입력단자의 전위차의 곱에 비례하는 바와 같은 기능을 갖추고, 제1입력단자에는 상기 제1연산증폭회로의 출력신호가 공급되며, 제2입력단자에는 상기 제1기준전위가 공급되고, 제3입력단자에는 상기 제2기준전위가 공급되며, 제4입력단자에는 제3기준전위가 공급되고, 제1 및 제2출력단자가 상기 제1연산증폭회로의 부 및 정의 입력단자에 각각 접속된 제2아날로그 신호처리회로, 상기 제1아날로그 신호처리회로와 마찬가지로 제1, 제2, 제3 및 제4입력단자와 제1 및 제2출력단자를 갖추고, 제1 및 제2출력단자의 전위가 같으며, 제1 및 제2입력단자의 입력전류의 차가 이 제1 및 제2입력단자의 전위차와 제3 및 제4입력단자의 전위차의 곱에 비례하는 바와 같은 기능을 갖추고, 제1입력단자에는 상기 정 및 부의 상보신호의 다른쪽이 공급되며, 제2입력단자에는 상기 제1기준전위가 공급되고, 제3입력단자에는 상기 제2기준전위가 공급되며, 제4입력단자에는 상기 제2기준전위와 상기 제2정류회로의 출력전위의 차의 전위가 공급되는 제3아날로그 신호처리회로, 정 및 부의 입력단자를 갖추고, 상기 제3아날로그 신호처리회로의 제1 및 제2출력단자의 출력신호가 부 및 정의 입력단자에 각각 공급되는 제2연산증폭회로, 상기 제1아날로그 신호처리회로와 마찬가지로 제1, 제2, 제3 및 제4입력단자와 제1 및 제2출력단자를 갖추고, 제1 및 제2출력단자의 전위가 같으며, 제1 및 제2입력단자의 입력전류의 차가 이 제1 및 제2입력단자의 전위차와 제3 및 제4입력단자의 전위차의 곱에 비례하는 바와 같은 기능을 갖추고, 제1입력단자에는 상기 제2연산증폭회로의 출력신호가 공급되며, 제2입력단자에는 상기 제1기준전위가 공급되고, 제3입력단자에는 상기 제2기준전위가 공급되며, 제4입력단자에는 상기 제3기준전위가 공급되고, 제1 및 제2출력단자가 상기 제2연산증폭회로의 부 및 정의 입력단자에 각각 접속된 제4아날로그 신호처리회로 및, 정 및 부의 입력단자를 갖추고, 상기 제1 및 제2연산증폭회로의 출력신호중 어느 한쪽을 반전시켜 양자를 가산하는 가산회로(33∼37)를 구비한 것을 특징으로 하는 아날로그 신장회로.
제9항에 있어서, 상기 제1 및 제2정류회로가 하나의 정류회로를 공유하고 있는 것을 특징으로 하는 아날로그 신장회로.
제7항에 있어서, 상기 제1, 제2, 제3 및 제4아날로그 신호처리 회로의 각각이 사이즈 및 극성이 같은 제1, 제2, 제3 및 제4MOS트랜지스터(21∼24)로 구성되고, 상기 제1MOS트랜지스터(21)의 소오스, 드레인 사이는 상기 제1입력단자와 제1출력단자 사이에 삽입되고, 게이트는 제3입력단자에 접속되며, 상기 제2MOS트랜지스터(22)의 소오스, 드레인 사이는 상기 제1입력단자와 제2출력단자 사이에 삽입되고, 게이트는 제4입력단자에 접속되며, 상기 제3MOS트랜지스터(23)의 소오스, 드레인 사이는 상기 제2입력단자와 제1출력단자 사이에 삽입되고, 게이트는 제4입력단자에 접속되며, 상기 제4MOS트랜지스터(24)의 소오스, 드레인 사이는 상기 제2입력단자와 제2출력단자 사이에 삽입되고, 게이트는 제3입력단자에 접속되어 이루어진 것을 특징으로 하는 아날로그 압축회로.
제9항에 있어서, 상기 제1, 제2, 제3 및 제4아날로그 신호처리회로의 각각이 사이즈 및 극성이 같은 제1, 제2, 제3 및 제4MOS트랜지스터(21∼24)로 구성되고, 상기 제1MOS트랜지스터(21)의 소오스, 드레인 사이는 상기 제1입력단자와 제1출력단자 사이에 삽입되고, 게이트는 제3입력단자에 접속되며, 상기 제2MOS트랜지스터(22)의 소오스, 드레인 사이는 상기 제1입력단자와 제2출력단자 사이에 삽입되고, 게이트는 제4입력단자에 접속되며, 상기 제3MOS트랜지스터(23)의 소오스, 드레인 사이는 상기 제2입력단자와 제1출력단자 사이에 삽입되고, 게이트는 제4입력단자에 접속되며, 상기 제4MOS트랜지스터(24)의 소오스, 드레인 사이는 상기 제2입력단자와 제2출력단자 사이에 삽입되고, 게이트는 제3입력단자에 접속되어 이루어진 것을 특징으로 하는 아날로그 신장회로.