JPH06232785A - アナログコンパンダ回路 - Google Patents
アナログコンパンダ回路Info
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- JPH06232785A JPH06232785A JP50A JP1359993A JPH06232785A JP H06232785 A JPH06232785 A JP H06232785A JP 50 A JP50 A JP 50A JP 1359993 A JP1359993 A JP 1359993A JP H06232785 A JPH06232785 A JP H06232785A
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- 230000000295 complement effect Effects 0.000 claims description 21
- 230000006835 compression Effects 0.000 abstract description 3
- 238000007906 compression Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 14
- 238000006243 chemical reaction Methods 0.000 description 7
- 238000001514 detection method Methods 0.000 description 2
- 230000005283 ground state Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/62—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission for providing a predistortion of the signal in the transmitter and corresponding correction in the receiver, e.g. for improving the signal/noise ratio
- H04B1/64—Volume compression or expansion arrangements
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Reduction Or Emphasis Of Bandwidth Of Signals (AREA)
- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【目的】回路構成が比較的簡単で回路規模が小さく、信
号遅延が少なく音質が良好であり、かつ低消費電流化が
実現できるアナログコンパンダ回路である。 【構成】入力信号の圧縮を行うコンプレッサ回路であ
り、第１及び第２のアナログ信号処理回路11、12、演算
増幅回路13、整流回路14、基準電位発生回路15及び２個
の電位差発生回路16、17で構成され、両アナログ信号処
理回路11、12はそれぞれ第１の入力端子ＩＮ１、第２の
入力端子ＩＮ２、第３の入力端子Ｇ１及び第４の入力端
子Ｇ２と、第１の出力端子Ｏ１及び第２の出力端子Ｏ２
とを有しており、第１及び第２の出力端子Ｏ１、Ｏ２の
電位が等しく、第１及び第２の入力端子ＩＮ１、ＩＮ２
の入力電流の差（Ｉ１−Ｉ２）がこの第１及び第２の入
力端子Ｉ１、Ｉ２の電位差（Ｖ１−Ｖ２）と第３及び第
４の入力端子Ｇ１、Ｇ２の電位差（ＶＧ１−ＶＧ２）と
の積に比例するような機能を有している。
号遅延が少なく音質が良好であり、かつ低消費電流化が
実現できるアナログコンパンダ回路である。 【構成】入力信号の圧縮を行うコンプレッサ回路であ
り、第１及び第２のアナログ信号処理回路11、12、演算
増幅回路13、整流回路14、基準電位発生回路15及び２個
の電位差発生回路16、17で構成され、両アナログ信号処
理回路11、12はそれぞれ第１の入力端子ＩＮ１、第２の
入力端子ＩＮ２、第３の入力端子Ｇ１及び第４の入力端
子Ｇ２と、第１の出力端子Ｏ１及び第２の出力端子Ｏ２
とを有しており、第１及び第２の出力端子Ｏ１、Ｏ２の
電位が等しく、第１及び第２の入力端子ＩＮ１、ＩＮ２
の入力電流の差（Ｉ１−Ｉ２）がこの第１及び第２の入
力端子Ｉ１、Ｉ２の電位差（Ｖ１−Ｖ２）と第３及び第
４の入力端子Ｇ１、Ｇ２の電位差（ＶＧ１−ＶＧ２）と
の積に比例するような機能を有している。
Description
【０００１】
【産業上の利用分野】この発明は移動通信等の分野で使
用され、携帯電話等におけるノイズリダクションで使用
されるアナログコンパンダ回路に関する。
用され、携帯電話等におけるノイズリダクションで使用
されるアナログコンパンダ回路に関する。
【０００２】
【従来の技術】一般に、携帯電話等におけるノイズリダ
クションにはコンパンダ回路が使用されている。このコ
ンパンダ回路は送信側のコンプレッサ（圧縮）回路と受
信側のエキスパンダ（伸張）回路とで構成されており、
この種のコンパンダ回路として従来では「K.Takasuka
”A Sigma Delta Based Square-Law Compndor “ Proc
eeding of CICC ´1990」が知られている。図１０及び
図１１は上記文献に記載されているコンプレッサ回路及
びエキスパンダ回路をそれぞれ示している。
クションにはコンパンダ回路が使用されている。このコ
ンパンダ回路は送信側のコンプレッサ（圧縮）回路と受
信側のエキスパンダ（伸張）回路とで構成されており、
この種のコンパンダ回路として従来では「K.Takasuka
”A Sigma Delta Based Square-Law Compndor “ Proc
eeding of CICC ´1990」が知られている。図１０及び
図１１は上記文献に記載されているコンプレッサ回路及
びエキスパンダ回路をそれぞれ示している。
【０００３】図１０のコンプレッサ回路は、入力信号Ｖ
ｉｎが供給されるΣΔ変調方式のアナログ／ディジタル
変換回路（ΣΔＡＤＣ）41、このΣΔＡＤＣ41の出力Ｄ
及び基準電位Ｖｘが供給されるディジタル／アナログ変
換回路（ＤＡＣ）42、このＤＡＣ42の出力からノイズを
除去して出力信号Ｖｏｕｔを得るロウパスフィルタ回路
（ＬＰＦ）43、上記出力信号Ｖｏｕｔを整流、平滑して
直流電位を形成し、これを上記ΣΔＡＤＣ41に供給する
整流回路44、入力信号Ｖｉｎの極性を判定する極性判定
回路45、上記極性判定回路45の出力に基づき、上記整流
回路44の動作を制御するために使用されるクロック信号
を発生するクロック発生回路46、上記整流回路44の出力
電位を検出する電位検出回路47等で構成されている。な
お、上記電位検出回路47は整流回路44の出力電位Ｖｒが
ある程度高い場合にはこの電位Ｖｒを選択して上記ΣΔ
ＡＤＣ41に供給し、整流回路44の出力電位Ｖｒが低く、
回路が発振を起こす恐れがある場合にはゲイン固定用の
基準電位Ｖｒ０を選択して上記ΣΔＡＤＣ41に供給す
る。
ｉｎが供給されるΣΔ変調方式のアナログ／ディジタル
変換回路（ΣΔＡＤＣ）41、このΣΔＡＤＣ41の出力Ｄ
及び基準電位Ｖｘが供給されるディジタル／アナログ変
換回路（ＤＡＣ）42、このＤＡＣ42の出力からノイズを
除去して出力信号Ｖｏｕｔを得るロウパスフィルタ回路
（ＬＰＦ）43、上記出力信号Ｖｏｕｔを整流、平滑して
直流電位を形成し、これを上記ΣΔＡＤＣ41に供給する
整流回路44、入力信号Ｖｉｎの極性を判定する極性判定
回路45、上記極性判定回路45の出力に基づき、上記整流
回路44の動作を制御するために使用されるクロック信号
を発生するクロック発生回路46、上記整流回路44の出力
電位を検出する電位検出回路47等で構成されている。な
お、上記電位検出回路47は整流回路44の出力電位Ｖｒが
ある程度高い場合にはこの電位Ｖｒを選択して上記ΣΔ
ＡＤＣ41に供給し、整流回路44の出力電位Ｖｒが低く、
回路が発振を起こす恐れがある場合にはゲイン固定用の
基準電位Ｖｒ０を選択して上記ΣΔＡＤＣ41に供給す
る。
【０００４】図１１のエキスパンダ回路は上記コンプレ
ッサ回路で圧縮された信号を伸張して圧縮前の信号に戻
す作用を有するものであり、入力信号としてコンプレッ
サ回路の出力信号が供給される。このエキスパンダ回路
は、入力信号Ｖｉｎ及び基準電位Ｖｒｅｆが供給される
ΣΔ変調方式のＡ／Ｄ変換回路（ΣΔＡＤＣ）41、入力
信号Ｖｉｎを整流、平滑して直流電位を形成する整流回
路44、入力信号Ｖｉｎの極性を判定する極性判定回路4
5、この極性判定回路45の出力に基づき、上記整流回路4
4の動作を制御するために使用されるクロック信号を発
生するクロック発生回路46、上記ΣΔＡＤＣ41の出力及
び上記整流回路44の出力が供給されるＤ／Ａ変換回路
（ＤＡＣ）42、このＤＡＣ42の出力からノイズを除去し
て出力信号Ｖｏｕｔを得るロウパスフィルタ回路（ＬＰ
Ｆ）43とから構成されている。
ッサ回路で圧縮された信号を伸張して圧縮前の信号に戻
す作用を有するものであり、入力信号としてコンプレッ
サ回路の出力信号が供給される。このエキスパンダ回路
は、入力信号Ｖｉｎ及び基準電位Ｖｒｅｆが供給される
ΣΔ変調方式のＡ／Ｄ変換回路（ΣΔＡＤＣ）41、入力
信号Ｖｉｎを整流、平滑して直流電位を形成する整流回
路44、入力信号Ｖｉｎの極性を判定する極性判定回路4
5、この極性判定回路45の出力に基づき、上記整流回路4
4の動作を制御するために使用されるクロック信号を発
生するクロック発生回路46、上記ΣΔＡＤＣ41の出力及
び上記整流回路44の出力が供給されるＤ／Ａ変換回路
（ＤＡＣ）42、このＤＡＣ42の出力からノイズを除去し
て出力信号Ｖｏｕｔを得るロウパスフィルタ回路（ＬＰ
Ｆ）43とから構成されている。
【０００５】上記両回路は共にΣΔ変調方式を用いたデ
ィジタル方式であり、ΣΔ変調方式のＡ／Ｄ変換回路と
Ｄ／Ａ変換回路とを乗算器として使用することによりコ
ンパンダ特性を実現している。このため、ディジタル信
号処理であるが故に回路規模が大きくかつ複雑になると
いう欠点がある。また、また、ディジタル信号処理であ
るため、入出力信号間の信号遅延時間が大きく、音質が
劣化するという欠点もある。さらに、出力段にはスムー
ジングフィルタであるロウパスフィルタ回路（ＬＰＦ）
を必要とするため、これが回路規模をさらに大きくして
いる。また、全体的に消費電流が多いという欠点もあ
る。
ィジタル方式であり、ΣΔ変調方式のＡ／Ｄ変換回路と
Ｄ／Ａ変換回路とを乗算器として使用することによりコ
ンパンダ特性を実現している。このため、ディジタル信
号処理であるが故に回路規模が大きくかつ複雑になると
いう欠点がある。また、また、ディジタル信号処理であ
るため、入出力信号間の信号遅延時間が大きく、音質が
劣化するという欠点もある。さらに、出力段にはスムー
ジングフィルタであるロウパスフィルタ回路（ＬＰＦ）
を必要とするため、これが回路規模をさらに大きくして
いる。また、全体的に消費電流が多いという欠点もあ
る。
【０００６】
【発明が解決しようとする課題】このように従来のアナ
ログコンパンダ回路は、回路規模が大きくかつ複雑にな
る、入出力信号間の信号遅延時間が大きく、音質が劣化
する、消費電流が多い、等の欠点がある。
ログコンパンダ回路は、回路規模が大きくかつ複雑にな
る、入出力信号間の信号遅延時間が大きく、音質が劣化
する、消費電流が多い、等の欠点がある。
【０００７】この発明は上記のような事情を考慮してな
されたものであり、その目的は、回路構成が比較的簡単
で回路規模が小さく、信号遅延が少なく音質が良好であ
り、かつ低消費電流化が実現できるアナログコンパンダ
回路を提供することにある。
されたものであり、その目的は、回路構成が比較的簡単
で回路規模が小さく、信号遅延が少なく音質が良好であ
り、かつ低消費電流化が実現できるアナログコンパンダ
回路を提供することにある。
【０００８】
【課題を解決するための手段とその作用】この発明のア
ナログコンパンダ回路を構成するコンプレッサ回路は、
ナログコンパンダ回路を構成するコンプレッサ回路は、
【０００９】第１、第２、第３及び第４の入力端子と第
１及び第２の出力端子を有し、第１及び第２の出力端子
の電位が等しく、第１及び第２の入力端子の入力電流の
差がこの第１及び第２の入力端子の電位差と第３及び第
４の入力端子の電位差との積に比例するような機能を有
し、第１の入力端子には入力信号が供給され、第２の入
力端子には第１の基準電位が供給され、第３の入力端子
には第２の基準電位が供給され、第４の入力端子には第
３の基準電位が供給される第１のアナログ信号処理回路
と、
１及び第２の出力端子を有し、第１及び第２の出力端子
の電位が等しく、第１及び第２の入力端子の入力電流の
差がこの第１及び第２の入力端子の電位差と第３及び第
４の入力端子の電位差との積に比例するような機能を有
し、第１の入力端子には入力信号が供給され、第２の入
力端子には第１の基準電位が供給され、第３の入力端子
には第２の基準電位が供給され、第４の入力端子には第
３の基準電位が供給される第１のアナログ信号処理回路
と、
【００１０】正及び負の入力端子を有し、上記第１のア
ナログ信号処理回路の第１及び第２の出力端子の出力信
号が負及び正の入力端子にそれぞれ供給される演算増幅
回路と、上記演算増幅回路の出力信号を整流する整流回
路と、
ナログ信号処理回路の第１及び第２の出力端子の出力信
号が負及び正の入力端子にそれぞれ供給される演算増幅
回路と、上記演算増幅回路の出力信号を整流する整流回
路と、
【００１１】上記第１のアナログ信号処理回路と同様に
第１、第２、第３及び第４の入力端子と第１及び第２の
出力端子を有し、第１及び第２の出力端子の電位が等し
く、第１及び第２の入力端子の入力電流の差がこの第１
及び第２の入力端子の電位差と第３及び第４の入力端子
の電位差との積に比例するような機能を有し、第１の入
力端子には上記演算増幅回路の出力信号が供給され、第
２の入力端子には上記第１の基準電位が供給され、第３
の入力端子には上記第２の基準電位が供給され、第４の
入力端子には上記第２の基準電位と上記整流回路の出力
電位との差の電位が供給され、第１及び第２の出力端子
が上記演算増幅回路の負及び正の入力端子にそれぞれ接
続された第２のアナログ信号処理回路とを具備したこと
を特徴とする。また、この発明のアナログコンパンダ回
路を構成するエキスパンダ回路は、入力信号を整流する
整流回路と、
第１、第２、第３及び第４の入力端子と第１及び第２の
出力端子を有し、第１及び第２の出力端子の電位が等し
く、第１及び第２の入力端子の入力電流の差がこの第１
及び第２の入力端子の電位差と第３及び第４の入力端子
の電位差との積に比例するような機能を有し、第１の入
力端子には上記演算増幅回路の出力信号が供給され、第
２の入力端子には上記第１の基準電位が供給され、第３
の入力端子には上記第２の基準電位が供給され、第４の
入力端子には上記第２の基準電位と上記整流回路の出力
電位との差の電位が供給され、第１及び第２の出力端子
が上記演算増幅回路の負及び正の入力端子にそれぞれ接
続された第２のアナログ信号処理回路とを具備したこと
を特徴とする。また、この発明のアナログコンパンダ回
路を構成するエキスパンダ回路は、入力信号を整流する
整流回路と、
【００１２】第１、第２、第３及び第４の入力端子と第
１及び第２の出力端子を有し、第１及び第２の出力端子
の電位が等しく、第１及び第２の入力端子の入力電流の
差がこの第１及び第２の入力端子の電位差と第３及び第
４の入力端子の電位差との積に比例するような機能を有
し、第１の入力端子には上記入力信号が供給され、第２
の入力端子には第１の基準電位が供給され、第３の入力
端子には第２の基準電位が供給され、第４の入力端子に
は上記第２の基準電位と上記整流回路の出力電位との差
の電位が供給される第１のアナログ信号処理回路と、
１及び第２の出力端子を有し、第１及び第２の出力端子
の電位が等しく、第１及び第２の入力端子の入力電流の
差がこの第１及び第２の入力端子の電位差と第３及び第
４の入力端子の電位差との積に比例するような機能を有
し、第１の入力端子には上記入力信号が供給され、第２
の入力端子には第１の基準電位が供給され、第３の入力
端子には第２の基準電位が供給され、第４の入力端子に
は上記第２の基準電位と上記整流回路の出力電位との差
の電位が供給される第１のアナログ信号処理回路と、
【００１３】正及び負の入力端子を有し、上記第１のア
ナログ信号処理回路の第１及び第２の出力端子からの出
力信号が負及び正の入力端子にそれぞれ供給される演算
増幅回路と、
ナログ信号処理回路の第１及び第２の出力端子からの出
力信号が負及び正の入力端子にそれぞれ供給される演算
増幅回路と、
【００１４】上記第１のアナログ信号処理回路と同様に
第１、第２、第３及び第４の入力端子と第１及び第２の
出力端子を有し、第１及び第２の出力端子の電位が等し
く、第１及び第２の入力端子の入力電流の差がこの第１
及び第２の入力端子の電位差と第３及び第４の入力端子
の電位差との積に比例するような機能を有し、第１の入
力端子には上記演算増幅回路の出力信号が供給され、第
２の入力端子には上記第１の基準電位が供給され、第３
の入力端子には上記第２の基準電位が供給され、第４の
入力端子には第３の基準電位が供給され、第１及び第２
の出力端子が上記演算増幅回路の負及び正の入力端子に
それぞれ接続された第２のアナログ信号処理回路とを具
備したことを特徴とする。
第１、第２、第３及び第４の入力端子と第１及び第２の
出力端子を有し、第１及び第２の出力端子の電位が等し
く、第１及び第２の入力端子の入力電流の差がこの第１
及び第２の入力端子の電位差と第３及び第４の入力端子
の電位差との積に比例するような機能を有し、第１の入
力端子には上記演算増幅回路の出力信号が供給され、第
２の入力端子には上記第１の基準電位が供給され、第３
の入力端子には上記第２の基準電位が供給され、第４の
入力端子には第３の基準電位が供給され、第１及び第２
の出力端子が上記演算増幅回路の負及び正の入力端子に
それぞれ接続された第２のアナログ信号処理回路とを具
備したことを特徴とする。
【００１５】
【作用】コンプレッサ回路及びエキスパンダ回路ではそ
れぞれ、入力電流の差が入力電位差の積に比例するよう
な機能を有するアナログ構成の第１及び第２のアナログ
信号処理回路が演算増幅回路の入力側と出力側に設けら
れる。コンプレッサ回路では演算増幅回路の出力が整流
回路で整流され、この整流出力が出力側の第２のアナロ
グ信号処理回路に帰還されることにより、コンプレッサ
特性が得られる。エキスパンダ回路では入力信号が整流
回路で整流され、この整流出力が入力側の第１のアナロ
グ信号処理回路に帰還されることにより、コンプレッサ
特性とは逆のエキスパンダ特性が得られる。
れぞれ、入力電流の差が入力電位差の積に比例するよう
な機能を有するアナログ構成の第１及び第２のアナログ
信号処理回路が演算増幅回路の入力側と出力側に設けら
れる。コンプレッサ回路では演算増幅回路の出力が整流
回路で整流され、この整流出力が出力側の第２のアナロ
グ信号処理回路に帰還されることにより、コンプレッサ
特性が得られる。エキスパンダ回路では入力信号が整流
回路で整流され、この整流出力が入力側の第１のアナロ
グ信号処理回路に帰還されることにより、コンプレッサ
特性とは逆のエキスパンダ特性が得られる。
【００１６】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。図１はこの発明のアナログコンパンダ回路
の第１の実施例を示し、入力信号の圧縮を行うコンプレ
ッサ回路に実施した場合の構成を示すブロック図であ
る。
り説明する。図１はこの発明のアナログコンパンダ回路
の第１の実施例を示し、入力信号の圧縮を行うコンプレ
ッサ回路に実施した場合の構成を示すブロック図であ
る。
【００１７】この実施例のコンプレッサ回路は、第１及
び第２のアナログ信号処理回路11、12、差動入力型の演
算増幅回路13、整流回路14、基準電位発生回路15及び２
個の電位差発生回路16、17で構成されている。
び第２のアナログ信号処理回路11、12、差動入力型の演
算増幅回路13、整流回路14、基準電位発生回路15及び２
個の電位差発生回路16、17で構成されている。
【００１８】上記両アナログ信号処理回路11、12はそれ
ぞれ、第１の入力端子ＩＮ１、第２の入力端子ＩＮ２、
第３の入力端子Ｇ１及び第４の入力端子Ｇ２と、第１の
出力端子Ｏ１及び第２の出力端子Ｏ２とを有している。
上記両アナログ信号処理回路11、12は内部回路構成が共
に同様にされており、第１及び第２の出力端子Ｏ１、Ｏ
２の電位が等しく、第１及び第２の入力端子ＩＮ１、Ｉ
Ｎ２の入力電流の差（Ｉ１−Ｉ２）がこの第１及び第２
の入力端子Ｉ１、Ｉ２の電位差（Ｖ１−Ｖ２）と第３及
び第４の入力端子Ｇ１、Ｇ２の電位差（ＶＧ１−ＶＧ
２）との積に比例するような機能を有している。すなわ
ち、アナログ信号処理回路11、12ではそれぞれ下記のよ
うな式が成立していると仮定する。 （Ｉ１−Ｉ２）＝Ｋ（Ｖ１−Ｖ２）（ＶＧ１−ＶＧ２） …１
ぞれ、第１の入力端子ＩＮ１、第２の入力端子ＩＮ２、
第３の入力端子Ｇ１及び第４の入力端子Ｇ２と、第１の
出力端子Ｏ１及び第２の出力端子Ｏ２とを有している。
上記両アナログ信号処理回路11、12は内部回路構成が共
に同様にされており、第１及び第２の出力端子Ｏ１、Ｏ
２の電位が等しく、第１及び第２の入力端子ＩＮ１、Ｉ
Ｎ２の入力電流の差（Ｉ１−Ｉ２）がこの第１及び第２
の入力端子Ｉ１、Ｉ２の電位差（Ｖ１−Ｖ２）と第３及
び第４の入力端子Ｇ１、Ｇ２の電位差（ＶＧ１−ＶＧ
２）との積に比例するような機能を有している。すなわ
ち、アナログ信号処理回路11、12ではそれぞれ下記のよ
うな式が成立していると仮定する。 （Ｉ１−Ｉ２）＝Ｋ（Ｖ１−Ｖ２）（ＶＧ１−ＶＧ２） …１
【００１９】演算増幅回路13の入力側に設けられた第１
のアナログ信号処理回路11では、第１の入力端子ＩＮ１
には圧縮を行う入力信号ＶINが、第２の入力端子ＩＮ２
には第１の基準電位が、第３の入力端子Ｇ１には第２の
基準電位が、第４の入力端子Ｇ２には第３の基準電位が
それぞれ供給される。また、この第１のアナログ信号処
理回路11の第１の出力端子Ｏ１の信号及び第２の出力端
子Ｏ２の信号は、上記演算増幅回路13の負及び正の入力
端子に供給される。ここで、上記第２の入力端子ＩＮ２
には第１の基準電位としてアナログの接地電位ＡＧＮＤ
が供給され、第３の入力端子Ｇ１には第２の基準電位と
して基準電位発生回路15で発生される電位ＶRDが供給さ
れ、第４の入力端子Ｇ２には第３の基準電位として電位
差発生回路16で得られる上記電位ＶRDと基準電位ＶREFC
との差の電位（ＶRD−ＶREFC）が供給される。上記整流
回路14は、上記演算増幅回路13の出力を整流、平滑して
直流電位を得るものであり、ここで得られた直流電位は
上記電位差発生回路17に供給される。
のアナログ信号処理回路11では、第１の入力端子ＩＮ１
には圧縮を行う入力信号ＶINが、第２の入力端子ＩＮ２
には第１の基準電位が、第３の入力端子Ｇ１には第２の
基準電位が、第４の入力端子Ｇ２には第３の基準電位が
それぞれ供給される。また、この第１のアナログ信号処
理回路11の第１の出力端子Ｏ１の信号及び第２の出力端
子Ｏ２の信号は、上記演算増幅回路13の負及び正の入力
端子に供給される。ここで、上記第２の入力端子ＩＮ２
には第１の基準電位としてアナログの接地電位ＡＧＮＤ
が供給され、第３の入力端子Ｇ１には第２の基準電位と
して基準電位発生回路15で発生される電位ＶRDが供給さ
れ、第４の入力端子Ｇ２には第３の基準電位として電位
差発生回路16で得られる上記電位ＶRDと基準電位ＶREFC
との差の電位（ＶRD−ＶREFC）が供給される。上記整流
回路14は、上記演算増幅回路13の出力を整流、平滑して
直流電位を得るものであり、ここで得られた直流電位は
上記電位差発生回路17に供給される。
【００２０】演算増幅回路13の出力側に設けられた第２
のアナログ信号処理回路12では、第１の入力端子ＩＮ１
には上記演算増幅回路13の出力が、第２の入力端子ＩＮ
２には第１の基準電位が、第３の入力端子Ｇ１には第２
の基準電位が、第４の入力端子Ｇ２には第２の基準電位
と上記整流回路14の出力電位との差の電位がそれぞれ供
給される。また、この第２のアナログ信号処理回路12の
第１の出力端子Ｏ１の信号及び第２の出力端子Ｏ２の信
号は、上記演算増幅回路13の負及び正の入力端子に供給
される。ここで、この第２のアナログ信号処理回路12の
第２の入力端子ＩＮ２には第１の基準電位としてアナロ
グの接地電位ＡＧＮＤが供給され、第３の入力端子Ｇ１
には第２の基準電位として上記電位ＶRDが供給され、第
４の入力端子Ｇ２には電位差発生回路17で得られる上記
電位ＶRDと整流回路14の出力電位ＶRECTとの差の電位
（ＶRD−ＶRECT）が供給される。
のアナログ信号処理回路12では、第１の入力端子ＩＮ１
には上記演算増幅回路13の出力が、第２の入力端子ＩＮ
２には第１の基準電位が、第３の入力端子Ｇ１には第２
の基準電位が、第４の入力端子Ｇ２には第２の基準電位
と上記整流回路14の出力電位との差の電位がそれぞれ供
給される。また、この第２のアナログ信号処理回路12の
第１の出力端子Ｏ１の信号及び第２の出力端子Ｏ２の信
号は、上記演算増幅回路13の負及び正の入力端子に供給
される。ここで、この第２のアナログ信号処理回路12の
第２の入力端子ＩＮ２には第１の基準電位としてアナロ
グの接地電位ＡＧＮＤが供給され、第３の入力端子Ｇ１
には第２の基準電位として上記電位ＶRDが供給され、第
４の入力端子Ｇ２には電位差発生回路17で得られる上記
電位ＶRDと整流回路14の出力電位ＶRECTとの差の電位
（ＶRD−ＶRECT）が供給される。
【００２１】このような構成のコンプレッサ回路におい
て、演算増幅回路13には第２のアナログ信号処理回路12
を介して負帰還がかかっており、仮想接地状態となるた
めに演算増幅回路13の負の入力端子の電位はアナログの
接地電位ＡＧＮＤになる。さらに、演算増幅回路13の入
力インピーダンスは一般に非常に高く、演算増幅回路13
に流れ込む入力電流は０とみなすことができる。従っ
て、入力側の第１のアナログ信号処理回路11に上記１式
の関係をあてはめると次の式が得られる。 （Ｉ１−Ｉ２）＝Ｋ（Ｖ１−Ｖ２）（ＶＧ１−ＶＧ２） ＝Ｋ（ＶIN−０）｛ＶRD−（ＶRD−ＶREFC）｝ ＝Ｋ・ＶIN・ＶREFC … ２ 一方、出力側の第２のアナログ信号処理回路12に上記１
式の関係をあてはめると次の式が得られる。 （Ｉ１−Ｉ２）＝Ｋ（Ｖ１−Ｖ２）（ＶＧ１−ＶＧ２） ＝Ｋ（ＶOUT −０）｛ＶRD−（ＶRD−ＶRECT）｝ ＝Ｋ・ＶOUT ・ＶRECT … ３
て、演算増幅回路13には第２のアナログ信号処理回路12
を介して負帰還がかかっており、仮想接地状態となるた
めに演算増幅回路13の負の入力端子の電位はアナログの
接地電位ＡＧＮＤになる。さらに、演算増幅回路13の入
力インピーダンスは一般に非常に高く、演算増幅回路13
に流れ込む入力電流は０とみなすことができる。従っ
て、入力側の第１のアナログ信号処理回路11に上記１式
の関係をあてはめると次の式が得られる。 （Ｉ１−Ｉ２）＝Ｋ（Ｖ１−Ｖ２）（ＶＧ１−ＶＧ２） ＝Ｋ（ＶIN−０）｛ＶRD−（ＶRD−ＶREFC）｝ ＝Ｋ・ＶIN・ＶREFC … ２ 一方、出力側の第２のアナログ信号処理回路12に上記１
式の関係をあてはめると次の式が得られる。 （Ｉ１−Ｉ２）＝Ｋ（Ｖ１−Ｖ２）（ＶＧ１−ＶＧ２） ＝Ｋ（ＶOUT −０）｛ＶRD−（ＶRD−ＶRECT）｝ ＝Ｋ・ＶOUT ・ＶRECT … ３
【００２２】ここで、演算増幅回路13の出力ＶOUT と整
流回路14の整流出力ＶRECTとは比例関係にあるので、上
記２式と３式とを結合させると、ＶOUT は（ＶREFC・Ｖ
IN）0.5 に比例し、このときの比例定数をＫc1とすると
次の式が得られる。 ＶOUT ＝Ｋc1（ＶREFC・ＶIN）0.5 …４ また、上記４式を利得（dB）表示すると次の式が得られ
る。 ＶOUT （dB）＝Ｋc1・ＶREFC・（0.5 ＶIN） …５ 従って、このコンプレッサ回路では、利得の傾きが0.5
すなわち１／２のコンプレッサ特性が得られる。
流回路14の整流出力ＶRECTとは比例関係にあるので、上
記２式と３式とを結合させると、ＶOUT は（ＶREFC・Ｖ
IN）0.5 に比例し、このときの比例定数をＫc1とすると
次の式が得られる。 ＶOUT ＝Ｋc1（ＶREFC・ＶIN）0.5 …４ また、上記４式を利得（dB）表示すると次の式が得られ
る。 ＶOUT （dB）＝Ｋc1・ＶREFC・（0.5 ＶIN） …５ 従って、このコンプレッサ回路では、利得の傾きが0.5
すなわち１／２のコンプレッサ特性が得られる。
【００２３】図２は上記第１の実施例のコンプレッサ回
路における利得特性を示している。図中、実線で示され
た特性は上記実施例のものであり、破線で示された特性
は利得が１の場合をそれぞれ示している。図示のよう
に、上記実施例回路では入力レベル（dBＶ）の変化に対
して出力レベル（dBＶ）の変化が１／２となるような特
性を示している。また、基準電位ＶREFCの値により、利
得が１の特性と１／２の特性との交点（ＶIN＝ＶOUT ）
を決定することができる。
路における利得特性を示している。図中、実線で示され
た特性は上記実施例のものであり、破線で示された特性
は利得が１の場合をそれぞれ示している。図示のよう
に、上記実施例回路では入力レベル（dBＶ）の変化に対
して出力レベル（dBＶ）の変化が１／２となるような特
性を示している。また、基準電位ＶREFCの値により、利
得が１の特性と１／２の特性との交点（ＶIN＝ＶOUT ）
を決定することができる。
【００２４】このように上記実施例のコンプレッサ回路
では、アナログ処理によって入力信号の圧縮を行ってい
るため、入出力信号間の遅延が従来よりも大幅に減少し
てエコー歪みが発生しなくなり、良好な音質を得ること
ができる。また、後述するが第１及び第２のアナログ信
号処理回路11、12は簡単な回路構成のもので実現できる
ため、回路構成が比較的簡単になり回路規模も小さくす
ることができる。さらに、回路規模を小さくすることが
できるために消費電流も従来より少なくすることができ
る。
では、アナログ処理によって入力信号の圧縮を行ってい
るため、入出力信号間の遅延が従来よりも大幅に減少し
てエコー歪みが発生しなくなり、良好な音質を得ること
ができる。また、後述するが第１及び第２のアナログ信
号処理回路11、12は簡単な回路構成のもので実現できる
ため、回路構成が比較的簡単になり回路規模も小さくす
ることができる。さらに、回路規模を小さくすることが
できるために消費電流も従来より少なくすることができ
る。
【００２５】図３はこの発明のアナログコンパンダ回路
の第２の実施例を示し、上記第１の実施例のコンプレッ
サ回路で圧縮された信号の伸張を行うエキスパンダ回路
に実施した場合の構成を示すブロック図である。
の第２の実施例を示し、上記第１の実施例のコンプレッ
サ回路で圧縮された信号の伸張を行うエキスパンダ回路
に実施した場合の構成を示すブロック図である。
【００２６】この実施例のエキスパンダ回路も上記図１
に示す第１の実施例のコンプレッサ回路と同様に、第１
及び第２のアナログ信号処理回路11、12、演算増幅回路
13、整流回路14、基準電位発生回路15及び２個の電位差
発生回路16、17で構成されている。また、入力信号ＶIN
は図１に示したコンプレッサ回路の出力信号となってい
る。
に示す第１の実施例のコンプレッサ回路と同様に、第１
及び第２のアナログ信号処理回路11、12、演算増幅回路
13、整流回路14、基準電位発生回路15及び２個の電位差
発生回路16、17で構成されている。また、入力信号ＶIN
は図１に示したコンプレッサ回路の出力信号となってい
る。
【００２７】この実施例のエキスパンダ回路が第１の実
施例のコンプレッサ回路と異なる点は、前記整流回路14
には入力信号ＶINが供給され、電位差発生回路17は前記
基準電位ＶRDとこの整流回路14の整流出力ＶRECTとの差
の電位（ＶRD−ＶRECT）を発生し、この差電位が第１の
アナログ信号処理回路11の第４の入力端子Ｇ２に供給さ
れる点と、第２のアナログ信号処理回路12の第４の入力
端子Ｇ２に前記電位差発生回路16の出力電位（ＶRD−Ｖ
REFC）が供給される点の２点である。
施例のコンプレッサ回路と異なる点は、前記整流回路14
には入力信号ＶINが供給され、電位差発生回路17は前記
基準電位ＶRDとこの整流回路14の整流出力ＶRECTとの差
の電位（ＶRD−ＶRECT）を発生し、この差電位が第１の
アナログ信号処理回路11の第４の入力端子Ｇ２に供給さ
れる点と、第２のアナログ信号処理回路12の第４の入力
端子Ｇ２に前記電位差発生回路16の出力電位（ＶRD−Ｖ
REFC）が供給される点の２点である。
【００２８】このような構成のエキスパンダ回路におい
ても、演算増幅回路13には第２のアナログ信号処理回路
12を介して負帰還がかかっており、仮想接地状態とな
り、演算増幅回路13の負の入力端子の電位はアナログの
接地電位ＡＧＮＤになり、演算増幅回路13の入力インピ
ーダンスが非常に高く、演算増幅回路13に流れ込む入力
電流は０とみなすことができる。従って、この実施例の
場合にも、入力側の第１のアナログ信号処理回路11に前
記１式の関係をあてはめると次の式が得られる。 （Ｉ１−Ｉ２）＝Ｋ（Ｖ１−Ｖ２）（ＶＧ１−ＶＧ２） ＝Ｋ（ＶIN−０）｛ＶRD−（ＶRD−ＶRECT）｝ ＝Ｋ・ＶIN・ＶRECT … ６ 一方、出力側の第２のアナログ信号処理回路12に前記１
式の関係をあてはめると次の式が得られる。 （Ｉ１−Ｉ２）＝Ｋ（Ｖ１−Ｖ２）（ＶＧ１−ＶＧ２） ＝Ｋ（ＶOUT −０）｛ＶRD−（ＶRD−ＶREFC）｝ ＝Ｋ・ＶOUT ・ＶREFC … ７
ても、演算増幅回路13には第２のアナログ信号処理回路
12を介して負帰還がかかっており、仮想接地状態とな
り、演算増幅回路13の負の入力端子の電位はアナログの
接地電位ＡＧＮＤになり、演算増幅回路13の入力インピ
ーダンスが非常に高く、演算増幅回路13に流れ込む入力
電流は０とみなすことができる。従って、この実施例の
場合にも、入力側の第１のアナログ信号処理回路11に前
記１式の関係をあてはめると次の式が得られる。 （Ｉ１−Ｉ２）＝Ｋ（Ｖ１−Ｖ２）（ＶＧ１−ＶＧ２） ＝Ｋ（ＶIN−０）｛ＶRD−（ＶRD−ＶRECT）｝ ＝Ｋ・ＶIN・ＶRECT … ６ 一方、出力側の第２のアナログ信号処理回路12に前記１
式の関係をあてはめると次の式が得られる。 （Ｉ１−Ｉ２）＝Ｋ（Ｖ１−Ｖ２）（ＶＧ１−ＶＧ２） ＝Ｋ（ＶOUT −０）｛ＶRD−（ＶRD−ＶREFC）｝ ＝Ｋ・ＶOUT ・ＶREFC … ７
【００２９】この場合、入力信号ＶINと整流回路14の整
流出力ＶRECTとは比例関係にあるので、上記６式と７式
とを結合させると、ＶOUT は１／ＶREFC・ＶIN2 に比例
し、このときの比例定数をＫc2とすると次の式が得られ
る。 ＶOUT ＝Ｋc2・１／ＶREFC・ＶIN2 …８ また、上記８式を利得（dB）で表示すると次の式が得ら
れる。 ＶOUT （dB）＝Ｋc2・１／ＶREFC・（２ＶIN） …９ 従って、このエキスパンダ回路では、利得の傾きが２の
エキスパンダ特性が得られる。
流出力ＶRECTとは比例関係にあるので、上記６式と７式
とを結合させると、ＶOUT は１／ＶREFC・ＶIN2 に比例
し、このときの比例定数をＫc2とすると次の式が得られ
る。 ＶOUT ＝Ｋc2・１／ＶREFC・ＶIN2 …８ また、上記８式を利得（dB）で表示すると次の式が得ら
れる。 ＶOUT （dB）＝Ｋc2・１／ＶREFC・（２ＶIN） …９ 従って、このエキスパンダ回路では、利得の傾きが２の
エキスパンダ特性が得られる。
【００３０】図４は上記第２の実施例のエキスパンダ回
路における利得特性を示している。図中、実線で示され
た特性は上記第２の実施例のものであり、破線で示され
た特性は利得が１の場合をそれぞれ示している。図示の
ように、図３の実施例回路では入力レベル（dBＶ）の変
化に対して出力レベル（dBＶ）の変化が２となるような
特性を示している。また、この実施例の場合も、基準電
位ＶREFCの値により、利得が１の特性と２の特性との交
点（ＶIN＝ＶOUT ）を決定することができる。
路における利得特性を示している。図中、実線で示され
た特性は上記第２の実施例のものであり、破線で示され
た特性は利得が１の場合をそれぞれ示している。図示の
ように、図３の実施例回路では入力レベル（dBＶ）の変
化に対して出力レベル（dBＶ）の変化が２となるような
特性を示している。また、この実施例の場合も、基準電
位ＶREFCの値により、利得が１の特性と２の特性との交
点（ＶIN＝ＶOUT ）を決定することができる。
【００３１】このように上記実施例のエキスパンダ回路
では、アナログ処理によって入力信号の伸張を行ってい
るため、入出力信号間の遅延が従来よりも大幅に減少し
てエコー歪みが発生しなくなり、良好な音質を得ること
ができる。また、後述するが第１及び第２のアナログ信
号処理回路11、12は簡単な回路構成のもので実現できる
ため、回路構成が比較的簡単になり回路規模も小さくす
ることができる。さらに、回路規模を小さくすることが
できるために消費電流も従来より少なくすることができ
る。
では、アナログ処理によって入力信号の伸張を行ってい
るため、入出力信号間の遅延が従来よりも大幅に減少し
てエコー歪みが発生しなくなり、良好な音質を得ること
ができる。また、後述するが第１及び第２のアナログ信
号処理回路11、12は簡単な回路構成のもので実現できる
ため、回路構成が比較的簡単になり回路規模も小さくす
ることができる。さらに、回路規模を小さくすることが
できるために消費電流も従来より少なくすることができ
る。
【００３２】次に上記第１及び第２の実施例回路で使用
される第１及び第２のアナログ信号処理回路11、12につ
いて説明する。これらのアナログ信号処理回路は先に説
明しような機能を有している。このような回路は例えば
「Zdzislaw Czarnul, "NovelMOS resistive Circuit fo
r Synthesis of Fully Integrated Continuous-timeFil
ters“,Proceeding of IEEE 1986,vol.cas-33.No.7 Jul
y 1986」に示されており、その回路構成を図５に示す。
この回路はサイズが等しい同一極性、例えばＮチャネル
の第１、第２、第３及び第４からなる４個のＭＯＳトラ
ンジスタ21〜24で構成されている。第１のＭＯＳトラン
ジスタ21のソース、ドレイン間の一端及び第２のＭＯＳ
トランジスタ21のソース、ドレイン間の一端が共通に接
続され、この共通接続点が前記第１の入力端子ＩＮ１と
して機能する。第３のＭＯＳトランジスタ23のソース、
ドレイン間の一端及び第４のＭＯＳトランジスタ24のソ
ース、ドレイン間の一端が共通に接続され、この共通接
続点が前記第２の入力端子ＩＮ２として機能する。第１
のＭＯＳトランジスタ21のソース、ドレイン間の他端及
び第３のＭＯＳトランジスタ23のソース、ドレイン間の
他端が共通に接続され、この共通接続点が前記第１の出
力端子Ｏ１として機能する。第２のＭＯＳトランジスタ
22のソース、ドレイン間の他端及び第４のＭＯＳトラン
ジスタ24のソース、ドレイン間の他端が共通に接続さ
れ、この共通接続点が前記第２の出力端子Ｏ２として機
能する。第１のＭＯＳトランジスタ21のゲートと第４の
ＭＯＳトランジスタ24のゲートとが共通に接続され、こ
の共通接続点が前記第３の入力端子Ｇ１として機能す
る。第２のＭＯＳトランジスタ22のゲートと第３のＭＯ
Ｓトランジスタ23のゲートとが共通に接続され、この共
通接続点が前記第４の入力端子Ｇ２として機能する。
される第１及び第２のアナログ信号処理回路11、12につ
いて説明する。これらのアナログ信号処理回路は先に説
明しような機能を有している。このような回路は例えば
「Zdzislaw Czarnul, "NovelMOS resistive Circuit fo
r Synthesis of Fully Integrated Continuous-timeFil
ters“,Proceeding of IEEE 1986,vol.cas-33.No.7 Jul
y 1986」に示されており、その回路構成を図５に示す。
この回路はサイズが等しい同一極性、例えばＮチャネル
の第１、第２、第３及び第４からなる４個のＭＯＳトラ
ンジスタ21〜24で構成されている。第１のＭＯＳトラン
ジスタ21のソース、ドレイン間の一端及び第２のＭＯＳ
トランジスタ21のソース、ドレイン間の一端が共通に接
続され、この共通接続点が前記第１の入力端子ＩＮ１と
して機能する。第３のＭＯＳトランジスタ23のソース、
ドレイン間の一端及び第４のＭＯＳトランジスタ24のソ
ース、ドレイン間の一端が共通に接続され、この共通接
続点が前記第２の入力端子ＩＮ２として機能する。第１
のＭＯＳトランジスタ21のソース、ドレイン間の他端及
び第３のＭＯＳトランジスタ23のソース、ドレイン間の
他端が共通に接続され、この共通接続点が前記第１の出
力端子Ｏ１として機能する。第２のＭＯＳトランジスタ
22のソース、ドレイン間の他端及び第４のＭＯＳトラン
ジスタ24のソース、ドレイン間の他端が共通に接続さ
れ、この共通接続点が前記第２の出力端子Ｏ２として機
能する。第１のＭＯＳトランジスタ21のゲートと第４の
ＭＯＳトランジスタ24のゲートとが共通に接続され、こ
の共通接続点が前記第３の入力端子Ｇ１として機能す
る。第２のＭＯＳトランジスタ22のゲートと第３のＭＯ
Ｓトランジスタ23のゲートとが共通に接続され、この共
通接続点が前記第４の入力端子Ｇ２として機能する。
【００３３】一般に非飽和領域におれるＭＯＳトランジ
スタのソース、ドレイン間電流ＩDSは、そのゲート、ソ
ース間電圧をＶGS、閾値電圧をＶTH、ドレイン、ソース
間電圧をＶDSとすると次式で与えられることが知られて
いる。 ＩDS＝Ｋ｛２（ＶGS−ＶTH）ＶDS−ＶDS0.5 ｝ …１０
スタのソース、ドレイン間電流ＩDSは、そのゲート、ソ
ース間電圧をＶGS、閾値電圧をＶTH、ドレイン、ソース
間電圧をＶDSとすると次式で与えられることが知られて
いる。 ＩDS＝Ｋ｛２（ＶGS−ＶTH）ＶDS−ＶDS0.5 ｝ …１０
【００３４】ただし、Ｋは比例定数であり、ＭＯＳトラ
ンジスタにおける実効キャリアの移動度をμ、ゲート酸
化膜の単位面積当たりの容量をＣOX、チャネル幅をＷ、
チャネル長をＬとすると、Ｋは１／２・μ・ＣOX・（Ｗ
／Ｌ）で表される。ここで上記第１ないし第４のＭＯＳ
トランジスタ21〜24はサイズが等しく、かつこれらが全
て非飽和領域で動作するならば、前記１式のような関係
を満足し、この関係はＭＯＳトランジスタ21〜24の閾値
電圧ＶTHに依存しない。さらに各ＭＯＳトランジスタの
閾値電圧を低くして、非飽和領域で動作する範囲を広く
とれば、特性を劣化させることなく低電圧で動作させる
ことが可能になり、電池駆動の携帯用機器における使用
に対して非常に便利になる。
ンジスタにおける実効キャリアの移動度をμ、ゲート酸
化膜の単位面積当たりの容量をＣOX、チャネル幅をＷ、
チャネル長をＬとすると、Ｋは１／２・μ・ＣOX・（Ｗ
／Ｌ）で表される。ここで上記第１ないし第４のＭＯＳ
トランジスタ21〜24はサイズが等しく、かつこれらが全
て非飽和領域で動作するならば、前記１式のような関係
を満足し、この関係はＭＯＳトランジスタ21〜24の閾値
電圧ＶTHに依存しない。さらに各ＭＯＳトランジスタの
閾値電圧を低くして、非飽和領域で動作する範囲を広く
とれば、特性を劣化させることなく低電圧で動作させる
ことが可能になり、電池駆動の携帯用機器における使用
に対して非常に便利になる。
【００３５】次にこの発明の第３及び第４の実施例につ
いて図６及び図７を用いて説明する。図６及び図７の実
施例回路は、この発明を相補入力信号に対応したコンプ
レッサ回路及びエキスパンダ回路に実施した場合の構成
を示すブロック図である。すなわち、この両実施例回路
では入力信号として＋ＶINと−ＶINからなる相補信号が
使用される。
いて図６及び図７を用いて説明する。図６及び図７の実
施例回路は、この発明を相補入力信号に対応したコンプ
レッサ回路及びエキスパンダ回路に実施した場合の構成
を示すブロック図である。すなわち、この両実施例回路
では入力信号として＋ＶINと−ＶINからなる相補信号が
使用される。
【００３６】図６のコンプレッサ回路において、31及び
32はそれぞれ前記図１と同様に第１及び第２のアナログ
信号処理回路11、12、差動入力型の演算増幅回路13、整
流回路14、基準電位発生回路15及び２個の電位差発生回
路16、17で構成されたコンプレッサ回路である。ただ
し、両コンプレッサ回路31、32の整流回路14には演算増
幅回路13の出力は供給されていない。上記両コンプレッ
サ回路31、32には入力信号として＋ＶINと−ＶINからな
る相補信号のそれぞれが供給される。
32はそれぞれ前記図１と同様に第１及び第２のアナログ
信号処理回路11、12、差動入力型の演算増幅回路13、整
流回路14、基準電位発生回路15及び２個の電位差発生回
路16、17で構成されたコンプレッサ回路である。ただ
し、両コンプレッサ回路31、32の整流回路14には演算増
幅回路13の出力は供給されていない。上記両コンプレッ
サ回路31、32には入力信号として＋ＶINと−ＶINからな
る相補信号のそれぞれが供給される。
【００３７】また、上記両コンプレッサ回路31、32の出
力は抵抗33、34それぞれを介して、差動入力型の演算増
幅回路35の負及び正の入力端子に供給される。上記演算
増幅回路35の正の入力端子とアナログの接地電位との間
には抵抗36が接続され、また正の入力端子と出力端子と
の間には帰還用の抵抗37が接続されている。これら演算
増幅回路35と４個の抵抗33、34、36、37は、コンプレッ
サ回路32の出力信号とコンプレッサ回路31の反転信号と
を加算する加算回路を構成している。そして、上記両コ
ンプレッサ回路31、32の内部の整流回路14には入力信号
として上記演算増幅回路35の出力が供給される。
力は抵抗33、34それぞれを介して、差動入力型の演算増
幅回路35の負及び正の入力端子に供給される。上記演算
増幅回路35の正の入力端子とアナログの接地電位との間
には抵抗36が接続され、また正の入力端子と出力端子と
の間には帰還用の抵抗37が接続されている。これら演算
増幅回路35と４個の抵抗33、34、36、37は、コンプレッ
サ回路32の出力信号とコンプレッサ回路31の反転信号と
を加算する加算回路を構成している。そして、上記両コ
ンプレッサ回路31、32の内部の整流回路14には入力信号
として上記演算増幅回路35の出力が供給される。
【００３８】なお、この実施例回路において、両コンプ
レッサ回路31、32内にそれぞれ整流回路14を独立して設
ける必要はなく、いずれか一方に設け、両コンプレッサ
回路31、32で共有するようにしてもよい。
レッサ回路31、32内にそれぞれ整流回路14を独立して設
ける必要はなく、いずれか一方に設け、両コンプレッサ
回路31、32で共有するようにしてもよい。
【００３９】図７のエキスパンダ回路では、上記図６の
コンプレッサ回路11、12の代わりにそれぞれ前記図３と
同様に構成されたエキスパンダ回路38、39が使用される
点が異なるだけである。従って、両エキスパンダ回路3
8、39内部の整流回路14には入力信号として＋ＶINと−
ＶINからなる相補信号のそれぞれが供給される。
コンプレッサ回路11、12の代わりにそれぞれ前記図３と
同様に構成されたエキスパンダ回路38、39が使用される
点が異なるだけである。従って、両エキスパンダ回路3
8、39内部の整流回路14には入力信号として＋ＶINと−
ＶINからなる相補信号のそれぞれが供給される。
【００４０】この実施例の場合にも、両エキスパンダ回
路38、39内にそれぞれ整流回路14を独立して設ける必要
はなく、いずれか一方に設け、両エキスパンダ回路38、
39で共有するようにしてもよい。
路38、39内にそれぞれ整流回路14を独立して設ける必要
はなく、いずれか一方に設け、両エキスパンダ回路38、
39で共有するようにしてもよい。
【００４１】次にこの発明の第５及び第６の実施例につ
いて図８及び図９を用いて説明する。この第５及び第６
の実施例回路も、上記第３及び第４の実施例回路と同様
にこの発明を相補入力信号に対応したコンプレッサ回路
及びエキスパンダ回路に実施した場合である。
いて図８及び図９を用いて説明する。この第５及び第６
の実施例回路も、上記第３及び第４の実施例回路と同様
にこの発明を相補入力信号に対応したコンプレッサ回路
及びエキスパンダ回路に実施した場合である。
【００４２】図８の実施例のコンプレッサ回路が前記図
１に示すものと異なっている点は、前記差動入力型の演
算増幅回路13に替えて入力及び出力共差動型の演算増幅
回路18を用いるようにした点と、第１のアナログ信号処
理回路11の第１の入力端子には相補入力信号の一方であ
る＋ＶINを供給し、第２の入力端子に前記第１の基準電
位として相補入力信号の他方である−ＶINをそれぞれ供
給するようにした点と、第２のアナログ信号処理回路12
の第２の入力端子に前記第１の基準電位として演算増幅
回路18の正の出力端子の出力信号＋ＶOUT を供給するよ
うにした点である。
１に示すものと異なっている点は、前記差動入力型の演
算増幅回路13に替えて入力及び出力共差動型の演算増幅
回路18を用いるようにした点と、第１のアナログ信号処
理回路11の第１の入力端子には相補入力信号の一方であ
る＋ＶINを供給し、第２の入力端子に前記第１の基準電
位として相補入力信号の他方である−ＶINをそれぞれ供
給するようにした点と、第２のアナログ信号処理回路12
の第２の入力端子に前記第１の基準電位として演算増幅
回路18の正の出力端子の出力信号＋ＶOUT を供給するよ
うにした点である。
【００４３】図９の実施例のエキスパンダ回路が前記図
３に示すものと異なっている点は、図８の実施例回路の
場合と同様に、前記差動入力型の演算増幅回路13に替え
て入力及び出力共差動型の演算増幅回路18を用いるよう
にした点と、第１のアナログ信号処理回路11の第１の入
力端子には相補入力信号の一方である＋ＶINを供給し、
第２の入力端子に前記第１の基準電位として相補入力信
号の他方である−ＶINをそれぞれ供給するようにした点
と、第２のアナログ信号処理回路12の第２の入力端子に
前記第１の基準電位として演算増幅回路18の正の出力端
子の出力信号＋ＶOUT を供給するようにした点である。
３に示すものと異なっている点は、図８の実施例回路の
場合と同様に、前記差動入力型の演算増幅回路13に替え
て入力及び出力共差動型の演算増幅回路18を用いるよう
にした点と、第１のアナログ信号処理回路11の第１の入
力端子には相補入力信号の一方である＋ＶINを供給し、
第２の入力端子に前記第１の基準電位として相補入力信
号の他方である−ＶINをそれぞれ供給するようにした点
と、第２のアナログ信号処理回路12の第２の入力端子に
前記第１の基準電位として演算増幅回路18の正の出力端
子の出力信号＋ＶOUT を供給するようにした点である。
【００４４】図８及び図９に示すように差動構成とする
ことにより、前記第１及び第２のアナログ信号処理回路
11、12におけるゲート電圧によるモビリティー変調効果
をキャンセルすることができ、より低歪率を実現するこ
とができる。
ことにより、前記第１及び第２のアナログ信号処理回路
11、12におけるゲート電圧によるモビリティー変調効果
をキャンセルすることができ、より低歪率を実現するこ
とができる。
【００４５】なお、この発明は上記各実施例に限定され
るものではなく、種々の変形が可能であることはいうま
でもない。例えば、第１及び第２のアナログ信号処理回
路11、12が前記図５に示めされるような回路構成にされ
ている場合について説明したが、これは前記したような
機能を有するものであればどのような構成のものであっ
ても使用することができる。
るものではなく、種々の変形が可能であることはいうま
でもない。例えば、第１及び第２のアナログ信号処理回
路11、12が前記図５に示めされるような回路構成にされ
ている場合について説明したが、これは前記したような
機能を有するものであればどのような構成のものであっ
ても使用することができる。
【００４６】
【発明の効果】以上説明したようにこの発明によれば、
回路構成が比較的簡単で回路規模が小さく、信号遅延が
少なく音質が良好であり、かつ低消費電流化が実現でき
るアナログコンパンダ回路を提供することができる。
回路構成が比較的簡単で回路規模が小さく、信号遅延が
少なく音質が良好であり、かつ低消費電流化が実現でき
るアナログコンパンダ回路を提供することができる。
【図１】この発明のアナログコンパンダ回路の第１の実
施例によるコンプレッサ回路の構成を示すブロック図。
施例によるコンプレッサ回路の構成を示すブロック図。
【図２】上記第１の実施例のコンプレッサ回路の利得特
性を示す図。
性を示す図。
【図３】この発明のアナログコンパンダ回路の第２の実
施例によるエキスパンダ回路の構成を示すブロック図。
施例によるエキスパンダ回路の構成を示すブロック図。
【図４】上記第２の実施例のエキスパンダ回路の利得特
性を示す図。
性を示す図。
【図５】上記第１、第２の実施例回路で使用される第１
及び第２のアナログ信号処理回路の構成を示す回路図。
及び第２のアナログ信号処理回路の構成を示す回路図。
【図６】この発明のアナログコンパンダ回路の第３の実
施例によるコンプレッサ回路の構成を示すブロック図。
施例によるコンプレッサ回路の構成を示すブロック図。
【図７】この発明のアナログコンパンダ回路の第４の実
施例によるエキスパンダ回路の構成を示すブロック図。
施例によるエキスパンダ回路の構成を示すブロック図。
【図８】この発明のアナログコンパンダ回路の第５の実
施例によるコンプレッサ回路の構成を示すブロック図。
施例によるコンプレッサ回路の構成を示すブロック図。
【図９】この発明のアナログコンパンダ回路の第６の実
施例によるエキスパンダ回路の構成を示すブロック図。
施例によるエキスパンダ回路の構成を示すブロック図。
【図１０】従来のコンプレッサ回路の構成を示すブロッ
ク図。
ク図。
【図１１】従来のエキスパンダ回路の構成を示すブロッ
ク図。
ク図。
11…第１のアナログ信号処理回路、12…第２のアナログ
信号処理回路、13…差動入力型の演算増幅回路、14…整
流回路、15…基準電位発生回路、16，17電位差発生回
路、18…差動入出力型の演算増幅回路、21〜24…Ｎチャ
ネルのＭＯＳトランジスタ、31，32…コンプレッサ回
路、33，34，36，37…抵抗、35…差動入力型の演算増幅
回路、38，39…エキスパンダ回路。
信号処理回路、13…差動入力型の演算増幅回路、14…整
流回路、15…基準電位発生回路、16，17電位差発生回
路、18…差動入出力型の演算増幅回路、21〜24…Ｎチャ
ネルのＭＯＳトランジスタ、31，32…コンプレッサ回
路、33，34，36，37…抵抗、35…差動入力型の演算増幅
回路、38，39…エキスパンダ回路。
Claims (12)
- 【請求項１】 第１、第２、第３及び第４の入力端子と
第１及び第２の出力端子を有し、第１及び第２の出力端
子の電位が等しく、第１及び第２の入力端子の入力電流
の差がこの第１及び第２の入力端子の電位差と第３及び
第４の入力端子の電位差との積に比例するような機能を
有し、第１の入力端子には入力信号が供給され、第２の
入力端子には第１の基準電位が供給され、第３の入力端
子には第２の基準電位が供給され、第４の入力端子には
第３の基準電位が供給される第１のアナログ信号処理回
路と、 正及び負の入力端子を有し、上記第１のアナログ信号処
理回路の第１及び第２の出力端子の出力信号が負及び正
の入力端子にそれぞれ供給される演算増幅回路と、 上記演算増幅回路の出力信号を整流する整流回路と、 上記第１のアナログ信号処理回路と同様に第１、第２、
第３及び第４の入力端子と第１及び第２の出力端子を有
し、第１及び第２の出力端子の電位が等しく、第１及び
第２の入力端子の入力電流の差がこの第１及び第２の入
力端子の電位差と第３及び第４の入力端子の電位差との
積に比例するような機能を有し、第１の入力端子には上
記演算増幅回路の出力信号が供給され、第２の入力端子
には上記第１の基準電位が供給され、第３の入力端子に
は上記第２の基準電位が供給され、第４の入力端子には
上記第２の基準電位と上記整流回路の出力電位との差の
電位が供給され、第１及び第２の出力端子が上記演算増
幅回路の負及び正の入力端子にそれぞれ接続された第２
のアナログ信号処理回路とを具備したことを特徴とする
アナログコンプレッサ回路。 - 【請求項２】 前記入力信号が正及び負の相補信号から
なり前記演算増幅回路が正及び負の出力端子を有し、 前記第１のアナログ信号処理回路の第１の入力端子には
上記入力信号の正及び負の相補信号のいずれか一方が供
給され、第２の入力端子には上記入力信号の正及び負の
相補信号の他方が前記第１の基準電位として供給され、 前記第２のアナログ信号処理回路の第１の入力端子には
上記演算増幅回路の負の出力端子の出力信号が供給さ
れ、第２の入力端子には上記演算増幅回路の正の出力端
子の出力信号が前記第１の基準電位として供給されるこ
とを特徴とする請求項１に記載のアナログコンプレッサ
回路。 - 【請求項３】 入力信号を整流する整流回路と、 第１、第２、第３及び第４の入力端子と第１及び第２の
出力端子を有し、第１及び第２の出力端子の電位が等し
く、第１及び第２の入力端子の入力電流の差がこの第１
及び第２の入力端子の電位差と第３及び第４の入力端子
の電位差との積に比例するような機能を有し、第１の入
力端子には上記入力信号が供給され、第２の入力端子に
は第１の基準電位が供給され、第３の入力端子には第２
の基準電位が供給され、第４の入力端子には上記第２の
基準電位と上記整流回路の出力電位との差の電位が供給
される第１のアナログ信号処理回路と、 正及び負の入力端子を有し、上記第１のアナログ信号処
理回路の第１及び第２の出力端子からの出力信号が負及
び正の入力端子にそれぞれ供給される演算増幅回路と、 上記第１のアナログ信号処理回路と同様に第１、第２、
第３及び第４の入力端子と第１及び第２の出力端子を有
し、第１及び第２の出力端子の電位が等しく、第１及び
第２の入力端子の入力電流の差がこの第１及び第２の入
力端子の電位差と第３及び第４の入力端子の電位差との
積に比例するような機能を有し、第１の入力端子には上
記演算増幅回路の出力信号が供給され、第２の入力端子
には上記第１の基準電位が供給され、第３の入力端子に
は上記第２の基準電位が供給され、第４の入力端子には
第３の基準電位が供給され、第１及び第２の出力端子が
上記演算増幅回路の負及び正の入力端子にそれぞれ接続
された第２のアナログ信号処理回路とを具備したことを
特徴とするアナログエキスパンダ回路。 - 【請求項４】 前記入力信号が正及び負の相補信号であ
り前記演算増幅回路が正及び負の出力端子を有し、 前記整流回路及び前記第１のアナログ信号処理回路の第
１の入力端子には上記相補な入力信号の一方が供給さ
れ、前記第１のアナログ信号処理回路の第２の入力端子
には上記相補な入力信号の他方が前記第１の基準電位と
して供給され、 前記第２のアナログ信号処理回路の第１の入力端子には
上記演算増幅回路の負の出力端子の出力信号が供給さ
れ、第２の入力端子には上記演算増幅回路の正の出力端
子の出力信号が前記第１の基準電位として供給されるこ
とを特徴とする請求項３に記載のアナログエキスパンダ
回路。 - 【請求項５】 前記第１及び第２のアナログ信号処理回
路のそれぞれがサイズ及び極性の等しい第１、第２、第
３及び第４のＭＯＳトランジスタで構成され、 上記第１のＭＯＳトランジスタのソース、ドレイン間は
前記第１の入力端子と第１の出力端子との間に挿入さ
れ、ゲートは第３の入力端子に接続され、 上記第２のＭＯＳトランジスタのソース、ドレイン間は
前記第１の入力端子と第２の出力端子との間に挿入さ
れ、ゲートは第４の入力端子に接続され、 上記第３のＭＯＳトランジスタのソース、ドレイン間は
前記第２の入力端子と第１の出力端子との間に挿入さ
れ、ゲートは第４の入力端子に接続され、 上記第４のＭＯＳトランジスタのソース、ドレイン間は
前記第２の入力端子と第２の出力端子との間に挿入さ
れ、ゲートは第３の入力端子に接続されてなることを特
徴とする請求項１に記載のアナログコンプレッサ回路。 - 【請求項６】 前記第１及び第２のアナログ信号処理回
路のそれぞれがサイズ及び極性の等しい第１、第２、第
３及び第４のＭＯＳトランジスタで構成され、 上記第１のＭＯＳトランジスタのソース、ドレイン間は
前記第１の入力端子と第１の出力端子との間に挿入さ
れ、ゲートは第３の入力端子に接続され、 上記第２のＭＯＳトランジスタのソース、ドレイン間は
前記第１の入力端子と第２の出力端子との間に挿入さ
れ、ゲートは第４の入力端子に接続され、 上記第３のＭＯＳトランジスタのソース、ドレイン間は
前記第２の入力端子と第１の出力端子との間に挿入さ
れ、ゲートは第４の入力端子に接続され、 上記第４のＭＯＳトランジスタのソース、ドレイン間は
前記第２の入力端子と第２の出力端子との間に挿入さ
れ、ゲートは第３の入力端子に接続されてなることを特
徴とする請求項３に記載のアナログエキスパンダ回路。 - 【請求項７】 正及び負の相補信号からなる入力信号
と、 第１、第２、第３及び第４の入力端子と第１及び第２の
出力端子を有し、第１及び第２の出力端子の電位が等し
く、第１及び第２の入力端子の入力電流の差がこの第１
及び第２の入力端子の電位差と第３及び第４の入力端子
の電位差との積に比例するような機能を有し、第１の入
力端子には上記正及び負の相補信号のいずれか一方の入
力信号が供給され、第２の入力端子には第１の基準電位
が供給され、第３の入力端子には第２の基準電位が供給
され、第４の入力端子には第３の基準電位が供給される
第１のアナログ信号処理回路と、 正及び負の入力端子を有し、上記第１のアナログ信号処
理回路の第１及び第２の出力端子の出力信号が負及び正
の入力端子にそれぞれ供給される第１の演算増幅回路
と、 第１の整流回路と、 上記第１のアナログ信号処理回路と同様に第１、第２、
第３及び第４の入力端子と第１及び第２の出力端子を有
し、第１及び第２の出力端子の電位が等しく、第１及び
第２の入力端子の入力電流の差がこの第１及び第２の入
力端子の電位差と第３及び第４の入力端子の電位差との
積に比例するような機能を有し、第１の入力端子には上
記第１の演算増幅回路の出力信号が供給され、第２の入
力端子には上記第１の基準電位が供給され、第３の入力
端子には上記第２の基準電位が供給され、第４の入力端
子には上記第２の基準電位と上記第１の整流回路の出力
電位との差の電位が供給され、第１及び第２の出力端子
が上記第１の演算増幅回路の負及び正の入力端子にそれ
ぞれ接続された第２のアナログ信号処理回路と、 上記第１のアナログ信号処理回路と同様に第１、第２、
第３及び第４の入力端子と第１及び第２の出力端子を有
し、第１及び第２の出力端子の電位が等しく、第１及び
第２の入力端子の入力電流の差がこの第１及び第２の入
力端子の電位差と第３及び第４の入力端子の電位差との
積に比例するような機能を有し、第１の入力端子には上
記正及び負の相補信号の他方の入力信号が供給され、第
２の入力端子には上記第１の基準電位が供給され、第３
の入力端子には上記第２の基準電位が供給され、第４の
入力端子には上記第３の基準電位が供給される第３のア
ナログ信号処理回路と、 正及び負の入力端子を有し、上記第３のアナログ信号処
理回路の第１及び第２の出力端子の出力信号が負及び正
の入力端子にそれぞれ供給される第２の演算増幅回路
と、 第２の整流回路と、 上記第１のアナログ信号処理回路と同様に第１、第２、
第３及び第４の入力端子と第１及び第２の出力端子を有
し、第１及び第２の出力端子の電位が等しく、第１及び
第２の入力端子の入力電流の差がこの第１及び第２の入
力端子の電位差と第３及び第４の入力端子の電位差との
積に比例するような機能を有し、第１の入力端子には上
記第２の演算増幅回路の出力信号が供給され、第２の入
力端子には上記第１の基準電位が供給され、第３の入力
端子には上記第２の基準電位が供給され、第４の入力端
子には上記第２の基準電位と上記第２の整流回路の出力
電位との差の電位が供給され、第１及び第２の出力端子
が上記第２の演算増幅回路の負及び正の入力端子にそれ
ぞれ接続された第４のアナログ信号処理回路と、 正及び負の入力端子を有し、上記第１及び第２の演算増
幅回路の出力信号のいずれか一方を反転して両者を加算
する加算回路と、 上記加算回路の出力信号を上記第１及び第２の整流回路
に入力信号としてそれぞれ供給する手段とを具備したこ
とを特徴とするアナログコンプレッサ回路。 - 【請求項８】 前記第１及び第２の整流回路が１つの整
流回路を共有していることを特徴とする請求項７に記載
のアナログコンプレッサ回路。 - 【請求項９】 正及び負の相補信号を有する入力信号
と、 上記入力信号の正及び負の相補信号のそれぞれ整流する
第１及び第２の整流回路と、 第１、第２、第３及び第４の入力端子と第１及び第２の
出力端子を有し、第１及び第２の出力端子の電位が等し
く、第１及び第２の入力端子の入力電流の差がこの第１
及び第２の入力端子の電位差と第３及び第４の入力端子
の電位差との積に比例するような機能を有し、第１の入
力端子には上記入力信号の正及び負の相補信号の一方が
供給され、第２の入力端子には第１の基準電位が供給さ
れ、第３の入力端子には第２の基準電位が供給され、第
４の入力端子には上記第２の基準電位と上記第１の整流
回路の出力電位との差の電位が供給される第１のアナロ
グ信号処理回路と、 正及び負の入力端子を有し、上記第１のアナログ信号処
理回路の第１及び第２の出力端子の出力信号が負及び正
の入力端子にそれぞれ供給される第１の演算増幅回路
と、 上記第１のアナログ信号処理回路と同様に第１、第２、
第３及び第４の入力端子と第１及び第２の出力端子を有
し、第１及び第２の出力端子の電位が等しく、第１及び
第２の入力端子の入力電流の差がこの第１及び第２の入
力端子の電位差と第３及び第４の入力端子の電位差との
積に比例するような機能を有し、第１の入力端子には上
記第１の演算増幅回路の出力信号が供給され、第２の入
力端子には上記第１の基準電位が供給され、第３の入力
端子には上記第２の基準電位が供給され、第４の入力端
子には第３の基準電位が供給され、第１及び第２の出力
端子が上記第１の演算増幅回路の負及び正の入力端子に
それぞれ接続された第２のアナログ信号処理回路と、 上記第１のアナログ信号処理回路と同様に第１、第２、
第３及び第４の入力端子と第１及び第２の出力端子を有
し、第１及び第２の出力端子の電位が等しく、第１及び
第２の入力端子の入力電流の差がこの第１及び第２の入
力端子の電位差と第３及び第４の入力端子の電位差との
積に比例するような機能を有し、第１の入力端子には上
記正及び負の相補信号の他方が供給され、第２の入力端
子には上記第１の基準電位が供給され、第３の入力端子
には上記第２の基準電位が供給され、第４の入力端子に
は上記第２の基準電位と上記第２の整流回路の出力電位
との差の電位が供給される第３のアナログ信号処理回路
と、 正及び負の入力端子を有し、上記第３のアナログ信号処
理回路の第１及び第２の出力端子の出力信号が負及び正
の入力端子にそれぞれ供給される第２の演算増幅回路
と、 上記第１のアナログ信号処理回路と同様に第１、第２、
第３及び第４の入力端子と第１及び第２の出力端子を有
し、第１及び第２の出力端子の電位が等しく、第１及び
第２の入力端子の入力電流の差がこの第１及び第２の入
力端子の電位差と第３及び第４の入力端子の電位差との
積に比例するような機能を有し、第１の入力端子には上
記第２の演算増幅回路の出力信号が供給され、第２の入
力端子には上記第１の基準電位が供給され、第３の入力
端子には上記第２の基準電位が供給され、第４の入力端
子には上記第３の基準電位が供給され、第１及び第２の
出力端子が上記第２の演算増幅回路の負及び正の入力端
子にそれぞれ接続された第４のアナログ信号処理回路
と、 正及び負の入力端子を有し、上記第１及び第２の演算増
幅回路の出力信号のいずれか一方を反転して両者を加算
する加算回路とを具備したことを特徴とするアナログエ
キスパンダ回路。 - 【請求項１０】 前記第１及び第２の整流回路が１つの
整流回路を共有していることを特徴とする請求項９に記
載のアナログエキスパンダ回路。 - 【請求項１１】 前記第１、第２、第３及び第４のアナ
ログ信号処理回路のそれぞれがサイズ及び極性の等しい
第１、第２、第３及び第４のＭＯＳトランジスタで構成
され、 上記第１のＭＯＳトランジスタのソース、ドレイン間は
前記第１の入力端子と第１の出力端子との間に挿入さ
れ、ゲートは第３の入力端子に接続され、 上記第２のＭＯＳトランジスタのソース、ドレイン間は
前記第１の入力端子と第２の出力端子との間に挿入さ
れ、ゲートは第４の入力端子に接続され、 上記第３のＭＯＳトランジスタのソース、ドレイン間は
前記第２の入力端子と第１の出力端子との間に挿入さ
れ、ゲートは第４の入力端子に接続され、 上記第４のＭＯＳトランジスタのソース、ドレイン間は
前記第２の入力端子と第２の出力端子との間に挿入さ
れ、ゲートは第３の入力端子に接続されてなることを特
徴とする請求項７に記載のアナログコンプレッサ回路。 - 【請求項１２】 前記第１、第２、第３及び第４のアナ
ログ信号処理回路のそれぞれがサイズ及び極性の等しい
第１、第２、第３及び第４のＭＯＳトランジスタで構成
され、 上記第１のＭＯＳトランジスタのソース、ドレイン間は
前記第１の入力端子と第１の出力端子との間に挿入さ
れ、ゲートは第３の入力端子に接続され、 上記第２のＭＯＳトランジスタのソース、ドレイン間は
前記第１の入力端子と第２の出力端子との間に挿入さ
れ、ゲートは第４の入力端子に接続され、 上記第３のＭＯＳトランジスタのソース、ドレイン間は
前記第２の入力端子と第１の出力端子との間に挿入さ
れ、ゲートは第４の入力端子に接続され、 上記第４のＭＯＳトランジスタのソース、ドレイン間は
前記第２の入力端子と第２の出力端子との間に挿入さ
れ、ゲートは第３の入力端子に接続されてなることを特
徴とする請求項９に記載のアナログエキスパンダ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01359993A JP3229051B2 (ja) | 1993-01-29 | 1993-01-29 | アナログコンパンダ回路 |
| US08/186,559 US5493699A (en) | 1993-01-29 | 1994-01-26 | Low noise communication analog compressor and analog expander |
| KR1019940001641A KR970002237B1 (ko) | 1993-01-29 | 1994-01-29 | 아날로그 콤팬더회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01359993A JP3229051B2 (ja) | 1993-01-29 | 1993-01-29 | アナログコンパンダ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06232785A true JPH06232785A (ja) | 1994-08-19 |
| JP3229051B2 JP3229051B2 (ja) | 2001-11-12 |
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ID=11837679
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| Country | Link |
|---|---|
| US (1) | US5493699A (ja) |
| JP (1) | JP3229051B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2661404B2 (ja) * | 1991-05-21 | 1997-10-08 | 日本電気株式会社 | 携帯電話装置 |
| JP3327116B2 (ja) * | 1996-04-30 | 2002-09-24 | ソニー株式会社 | 信号処理装置、信号記録装置及び信号再生装置 |
| JPH10200348A (ja) * | 1996-11-18 | 1998-07-31 | Toshiba Corp | 増幅回路 |
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Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4642582A (en) * | 1981-06-29 | 1987-02-10 | Hughes Aircraft Company | Nonlinear delay line encoding/decoding arrangements |
| US4701722A (en) * | 1985-06-17 | 1987-10-20 | Dolby Ray Milton | Circuit arrangements for modifying dynamic range using series and parallel circuit techniques |
| US5023490A (en) * | 1989-06-21 | 1991-06-11 | General Electric Company | Analog signal compression circuit |
| FI90166C (fi) * | 1991-10-16 | 1993-12-27 | Nokia Mobile Phones Ltd | Cmos-kompander |
-
1993
- 1993-01-29 JP JP01359993A patent/JP3229051B2/ja not_active Expired - Fee Related
-
1994
- 1994-01-26 US US08/186,559 patent/US5493699A/en not_active Expired - Lifetime
- 1994-01-29 KR KR1019940001641A patent/KR970002237B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970002237B1 (ko) | 1997-02-26 |
| JP3229051B2 (ja) | 2001-11-12 |
| US5493699A (en) | 1996-02-20 |
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