KR960043906A - 엠피이지용 역양자화기 - Google Patents

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Abstract

본 발명은 sell에 따라 역양자화 스케일값 qscale과 '4' 중 어느 하나를 선택하여 출력하는 제1멀티플렉서(2); qin과 상기 제1멀티플렉서의 출력을 입력받는 제1곱셈수단(4); 상기 제1곱셈단의 출력의 최하위비트(LSB)에 '0'을 첨가하는 '0'첨가수단(5); se12에 따라 qtable 과 '16' 중 어느 하나를 선택해서 출력하는 제2멀티플렉서(7); 상기 제2멀티플렉서의출력과 상기 '0' 첨가 수단의 출력을 입력받아 곱셈 연산을 수행하는 제2곱셈수단(9); 상기 제2곱셈수단의 출력데이타를오른쪽 4비트 쉬프트 시키는 쉬프팅수단(11); 및 외부로부터 인트라 화상의 DC값이 입력되면 상기 제1 및 제2멀티플렉서가 각각'4', '16'을 선택하도록 상기 sell, se12를 발생시키는 인트라 DC 감지신호 발생수단을 구비하는 것을 특징으로 하며, 인트라 화상과 넌인트라 화상에 대해서 동일한 데이터 처리 경로를 가지며 MPEG 역양자화를 수행할 수 있으며, 또한 그 소자의 크기를 감소시킬 수 있는 특유의 효과가 있는 엠피이지용 역양자화기에 관한 것이다.

Description

엠피이지용 역양자화기
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 엠피이지용 역양자화기의 개략적인 블록도, 제2도는 인트라 디씨(Intra DC) 감지신호(sell, se12) 발생부의 블록도.

Claims (9)

  1. 인트라 디씨(DC) 감지신호 se11에 따라 역양자화 스케일 값 qscale과 '4' 중 어느 하나를 선택하여 출력하는 제1멀티플렉서; 역양자화를 수행할 입력 데이터 qin과 상기 제1멀티플렉서의 출력을 입력받는 제1곱셈수단; 상기 제1곱셈수단의 출력의 최하위 비트(LSB)에 '0'을 첨가하는 '0'첨가수단; 인트라 DC 감지신호 se12에 따라 8비트 역양자화 테이블 데이터 qtable과 '16' 중 어느 하나를 선택해서 출력하는 제2멀티플렉서; 상기 제2멀티플렉서의 출력과 상기 '0'첨가수단의 출력을 입력받아 곱셈연산을 수행하는 제2곱셈수단; 상기 제2곱셈수단의 출력데이터를 오른쪽 4비트 쉬프트 시키는 쉬프팅수단; 및 외부로부터 인트라 화상의 DC값이 입력되면 상기 제1 및 제2멀티플렉서가 각각 '4', '16'을 선택하도록 상기 se11, se12를 발생시키는 인트라 DC 감지신호 발생수단을 구비하는 것을 특징으로 하는 엠피이지용 역양자화기.
  2. 제1항에 있어서, 엠피이지용 역양자화기는 외부로부터 입력되는 양자화 테이블값 dbus에 따라 64비트의 역양자화 테이블을 저장하며, 상기 64비트 역양자화 테이블에서 8비트씩 데이터를 읽어내어 상기 qtable로 출력하는 메모리블록을 더 구비하는 것을 특징으로 하는 엠피이지용 역양자화기.
  3. 제1항에 있어서, 엠피이지용 역양자화기는 시스템의 메인 클럭 ridclk에 따라 상기 qscale을 입력받아 저장하고, 저장 된 qscale을 상기 제1멀티플렉서로 출력하도록 구성된 직렬연결된 2개의 제1레지스터; 상기 ridclk에 따라상기 qin을 입력받아 저장하고, 저장된 qin을 상기 제1곱셈수단으로 출력하도록 구성된 직렬연결된 2개의 제2레지스터를더 구비하는 것을 특징으로 하는 엠피이지용 역양자화기.
  4. 제3항에 있어서, 엠피이지용 역양자화기는 상기 ridclk에 따라 상기 제2멀티플렉서의 출력을 저장하고, 저장된 데이터를 상기 제2곱셈수단으로 출력하도록 구성된 제3레지스터를 더 구비하는 것을 특징으로 하는 엠피이지용 역양자화기.
  5. 제3항 또는 제4항에 있어서, 상기 엠피이지용 역양자화기는 상기 ridclk에 따라 상기 제2곱셈수단이 출력데이타를 저장하고, 저장된 데이터를 상기 쉬프팅수단으로 출력하도록 구성된 제4레지스터를 더 구비하는 것을 특징으로하는 엠피이지용 역양자화기.
  6. 제3항 내지 제5항 중 어느 한 항에 있어서, 상기 엠피이지용 역양자화기는 상기 rldclk에 따라 상기 쉬프팅수단의 출력을 저장하는 제5레지스터를 더 구비하는 것을 특징으로 하는 엠피이지용 역양자화기.
  7. 제1항에 있어서, 상기 '0'첨가수단은 14비트 레지스터인 것을 특징으로 하는 엠피이지용 역양자화기.
  8. 제1항에 있어서, 상기 쉬프팅수단은 상기 제2곱셈수단의 출력데이타를 오른쪽 4비트 쉬프트 시킨 후, 최하위 비트로부터 12비트의 데이터를 출력하도록 구성되는 것을 특징으로 하는 엠피이지용 역양자화기.
  9. 제1항에 있어서, 상기 인트라 DC 감지신호 발생수단은 시스템의 메인 클럭 rldclk에 따라 동작되는 64비트카운터; 상기 64비트 카운터의 출력에 따라 상기 se11 및 se12를 발생시키고, 외부로부터 Intra 신호가 입력되면 상기 64비트 카운터를 리셋시키기 위한 리셋신호를 발생시키는 인트라 DC 감지부를 구비하는 것을 특징으로 하는 엠피이지용 역양자화기.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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