KR940023195A - 멀티비젼 시스템의 화상처리 메모리 회로 - Google Patents

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KR940023195A
KR940023195A KR1019930005262A KR930005262A KR940023195A KR 940023195 A KR940023195 A KR 940023195A KR 1019930005262 A KR1019930005262 A KR 1019930005262A KR 930005262 A KR930005262 A KR 930005262A KR 940023195 A KR940023195 A KR 940023195A
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Abstract

본 발명은 멀티비젼 시스템에 있어서 화상처리 메모리 소자의 수량을 줄이기 위한 화상처리 메모리 회로에 관한 것이다.
본 발명의 멀티비젼 시스템의 화상처리 메모리 회로는 화상데이타 메모리 블럭(2)과 다수의 디스플레이 장치(CRT, CUBE, PROJECTOR)에 아나로그 신호로 변환 사용할 디지탈 화상 데이타의 래치(13,14,…15)와 n개의 데이타 읽기 어드레스 발생장치인 RD ADD GEN(6,7,…8)과 데이타 쓰기 어드레스 발생장치 WR ADD GEN(4)과 읽기 어드레스와 쓰기 어드레스를 선택해 주는 멀티 플렉서(3)로 구성된다.

Description

멀티비젼 시스템의 화상처리 메모리 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 메모리 회로 구성도, 제2도는 제1도 메모리 회로의 각 신호에 따른 설명도.

Claims (2)

  1. 화상데이타 메모리 블럭(2)과 다수의 디스플레이 장치(CRT, CUBE, PROJECTOR)에 아나로그 신호로 변환 사용할 디지탈 화상 데이타의 래치(13, 14, …15)와 n개의 데이타 읽기 어드레스 발생장치인 RD ADD GEN(6, 7,…8)과 데이타 쓰기 어드레스 발생 장치 WR ADD GEN(4)과 읽기 어드레스와 쓰기 어드레스를 선택히 주는 멀티 플렉서(3)로 구성된 멀티비젼 시스템의 화상처리 메모리 회로.
  2. 제1항에 있어서, 래치(13, 14,…15)의 clock 신호가 가로 배율 n과 최소 화소 쓰기 시간 t의 곱과 같은 주기를 가지며 도면2의 (d)와 같이 서로 t만큼의 위상차를 갖고 읽기 어드레스 발생장치 RD ADD GEN(6, 7, …8)의 out enable신호는 가로배율과 최소 화소 쓰기 시간 t의 곱과 같은 주기를 가지며 도면 2의 (a)와 같이 서로 t만큼의 위상차를 갖는 멀티비젼 시스템의 화상처리 메모리 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930005262A 1993-03-31 1993-03-31 멀티비젼 시스템의 화상처리 메모리 회로 KR940023195A (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100345327B1 (ko) * 1995-12-19 2002-12-16 삼성탈레스 주식회사 주사 변환 회로

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* Cited by examiner, † Cited by third party
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KR100345327B1 (ko) * 1995-12-19 2002-12-16 삼성탈레스 주식회사 주사 변환 회로

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